JPH02260423A - 有機膜のドライエッチング方法 - Google Patents
有機膜のドライエッチング方法Info
- Publication number
- JPH02260423A JPH02260423A JP7821089A JP7821089A JPH02260423A JP H02260423 A JPH02260423 A JP H02260423A JP 7821089 A JP7821089 A JP 7821089A JP 7821089 A JP7821089 A JP 7821089A JP H02260423 A JPH02260423 A JP H02260423A
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- JP
- Japan
- Prior art keywords
- etching
- space
- film
- organic
- temperature
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はバタン形成された有機膜のドライエツチング方
法に係り、バタンのアスペクト比に関係なく有機膜のエ
ツチング速度を等しくするのに有効なエツチング方法に
関する。
法に係り、バタンのアスペクト比に関係なく有機膜のエ
ツチング速度を等しくするのに有効なエツチング方法に
関する。
従来の多層レジストのレジスト膜のエツチング法として
例えば第35回応用物理学関係連合講演会講演予行集、
第2分冊、28a−G−4、p496に記載のように、
レジスト膜のドライエツチング時に生じるサイドエツチ
ングを防止するため、基板温度を一100℃に冷却して
エツチングする方法が知られている。
例えば第35回応用物理学関係連合講演会講演予行集、
第2分冊、28a−G−4、p496に記載のように、
レジスト膜のドライエツチング時に生じるサイドエツチ
ングを防止するため、基板温度を一100℃に冷却して
エツチングする方法が知られている。
上記従来の多層レジストのレジスト膜のエツチング法は
、サイドエツチングの防止効果は得られているが、レジ
スト膜のエツチング時に生じるエツチング速度のアスペ
クト比依存性については配慮されていない。 本発明の目的は基板の温度を制御することにより、有機
レジスト膜のエツチング速度が、アスペクト比等のバタ
ン寸法に依存しないバタン形成方法を提供することにあ
る。 (課題を解決するための手段1 上記目的は有機膜を塗布した基板の温度を一1oO℃以
下−135℃以上の範囲とし、酸素を含むプラズマによ
り有機膜をドライエツチングすることによ、って達成さ
れる。
、サイドエツチングの防止効果は得られているが、レジ
スト膜のエツチング時に生じるエツチング速度のアスペ
クト比依存性については配慮されていない。 本発明の目的は基板の温度を制御することにより、有機
レジスト膜のエツチング速度が、アスペクト比等のバタ
ン寸法に依存しないバタン形成方法を提供することにあ
る。 (課題を解決するための手段1 上記目的は有機膜を塗布した基板の温度を一1oO℃以
下−135℃以上の範囲とし、酸素を含むプラズマによ
り有機膜をドライエツチングすることによ、って達成さ
れる。
【作用1
有機膜のドライエツチングにおいて、基板温度を一10
0℃以下−135℃以上の範囲に制御することにより、
有機膜のドライエツチング時に生じる反応生成物を堆積
させる。この堆積膜の付着により従来問題となっていた
有機膜のエツチング速度のアスペクト比依存性低減する
ことができる。 (実施例] 以下、本発明を実施例により説明する。 本実施例は第2図に示すように2μm厚さの有機レジス
ト膜(主成分二ノボラック系樹脂、インデンビスアジド
)1、を半導体基板上2、に塗布し、200℃以上の温
度で熱処理した後に、5jO7膜3、を0.1μm形成
した上に、再度有機レジスト膜4を1μm塗布し、上記
有機レジスト膜4を、露光、現像してパターニングし、
上層の有機レジスト4、をマスクとして、中間のSiO
2膜3、をエツチングする。そして上層の有機レジスト
膜4、および中間の5in2膜3、をマスクとして、下
層の2μm有機レジスト膜1、をドライエツチングして
レジストマスクを形成する。この下層有機レジスト膜1
、のドライエツチングにおいて、酸素を含むエツチング
ガスを用いてエツチングを行う。 エツチング装置は放電電極に13.56MHzの高周波
電力の印加が可能であるものを用い、液体窒素タンクを
接続して冷却を行うもようにしたものである。 第2図に示した試料をドライエツチングする際、半導体
基板2、を−100℃以下−135°C以上の範囲の基
板温度でドライエツチングすることにより、有機レジス
ト膜のエツチング速度のアスペクト比依存性を抑制する
ことができる。第1図は基板温度を変化させたときのエ
ツチング速度である。エツチング圧力は5 mTorr
、高周波電力は60vである。10μmスペース5、と
0.5μIスペース6、のエツチング速度の差は20℃
では32%である。このときのエツチング速度は10μ
mスペースで0.8μs/win、 0.5μ■スペー
スで0゜54μm/minであった。エツチング速度の
差が最も小さくなる温度は一120℃で17%である。 このときのエツチング速度は1oμmスペースで0.7
57zw/min、 0.5 μmスペース0.62μ
m/minであった。第3図にこのときの加工形状を示
す。 高周波電力を901i1とした場合の有機レジスト膜の
エツチング速度を第4図に示した。10μmスペースと
0.5μmスペースのエツチング速度の差の最小は13
%であり、このときのエツチング速度は10 μmスペ
ースで0.88 μm/min、 0 、5μmスペー
スで0.76μm/min、であった。エツチング速度
の差が小さくなる温度は高周波電力60111の時より
高温側にシフトして一115℃である。 基板温度−100℃、−135℃での有機レジストマス
ク形成の途中の形状をそれぞれ第5図(a)、(b)に
示した。エツチング圧力は5mTorr、高周波電力は
60Wである。 (a)は基板温度−100’Cであり、アスペクト比の
小さい】0μmスペースのエツチング速度が0.78μ
m/l1in大きく、アスペクト比の大きい0.5μm
スペースのエツチング速度は0.58μm/n+inと
小さい。 (b)は基板温度−13,5℃であり、上記(a)とは
逆に、アスペクト比の大きい0.5μmスペースのエツ
チング速度が0.74μm/minと大きく、アスペク
ト比の小さい10μmスペースのエツチング速度は0.
56μm/winと小さい。なお、この温度では堆積膜
によりパターンが順テーパに形成され、元の上層パター
ンよりも狭いスペース形成を行うことも可能である。 有機レジスト膜のドライエツチングにおいて(a)、(
b)2種類のエツチング条件で30秒ずつドライエツチ
ングしたときのエツチング途中の加工形状を第6図に示
した。(a)、(b)2種類のエツチング条件を組合せ
ることにより10μmスペースと0.5μmスペースの
エツチング速度の差を5%以内にすることができる。 本発明によれば、第2図に示した試料において、被エツ
チング膜の有機レジスト1の膜厚を、lpmとした場合
、5pI11スペースと0.2511II11スペース
で上記有機レジスト1の膜厚が2μmの実施例と同様の
結果が得られることが確認できた。 また、本発明において、有機レジスト膜1のエツチング
時の基板温度は、広いスペースのエツチング速度が落ち
はじめてパターン寸法によるエツチング速度の差が小さ
くなりはじめる一100℃以下であって、低温のために
エツチング速度が低下しても常温時のエツチング速度の
30%以上が得られ、通常の加工に支障が生じない範囲
とすることが好ましい。具体的には0 、5 J+m/
min以上のエツチング速度が確保される温度範囲とし
て、−135℃以上とすることが好ましい。 基板温度が一100’Cより高い場合には、有機レジス
ト膜1の加工時にサイドエツチングが生じ、−高精度の
加工が出来ない、ちなみに基板温度が一90℃のときの
寸法シフト量は、0.1pmである。 また、基板温度が一135℃より低い場合には、十分な
エツチング速度が得られない。例えば、基板温度を一1
40℃としたときのエツチング速度は、0.2μmとな
り、実用的な速度が得られない。 また、本発明によれば、エツチング速度のバタン寸法依
存性を抑制することによって、従来のような長時間のオ
ーバーエツチングを必要としなくなるので、オーバーエ
ツチングによる上層パターンからの寸法シフトな小さく
でき、有機レジスト膜を高精度に加工できる。 また、上記の実施例はマイクロ波プラズマエツチング装
置を用いたものであるが、13.56M七のRIE (
平行平板電極型反応性スパッタエツチング)など他の放
電方式のエツチング装置を用いても同様の効果が得られ
る6またエツチング材料として、ノボラック系のほか、
ポリイミド系、アクリル系、スチレン系、環化ゴム系な
ど他の有機膜についても同様の効果が得られた。 【発明の効果1 本発明によれば有機膜のドライエツチング時に生じるエ
ツチング速度のバタン寸法依存性を、基板の冷却温度の
制御によっ、て極めて効果的に低減できる。
0℃以下−135℃以上の範囲に制御することにより、
有機膜のドライエツチング時に生じる反応生成物を堆積
させる。この堆積膜の付着により従来問題となっていた
有機膜のエツチング速度のアスペクト比依存性低減する
ことができる。 (実施例] 以下、本発明を実施例により説明する。 本実施例は第2図に示すように2μm厚さの有機レジス
ト膜(主成分二ノボラック系樹脂、インデンビスアジド
)1、を半導体基板上2、に塗布し、200℃以上の温
度で熱処理した後に、5jO7膜3、を0.1μm形成
した上に、再度有機レジスト膜4を1μm塗布し、上記
有機レジスト膜4を、露光、現像してパターニングし、
上層の有機レジスト4、をマスクとして、中間のSiO
2膜3、をエツチングする。そして上層の有機レジスト
膜4、および中間の5in2膜3、をマスクとして、下
層の2μm有機レジスト膜1、をドライエツチングして
レジストマスクを形成する。この下層有機レジスト膜1
、のドライエツチングにおいて、酸素を含むエツチング
ガスを用いてエツチングを行う。 エツチング装置は放電電極に13.56MHzの高周波
電力の印加が可能であるものを用い、液体窒素タンクを
接続して冷却を行うもようにしたものである。 第2図に示した試料をドライエツチングする際、半導体
基板2、を−100℃以下−135°C以上の範囲の基
板温度でドライエツチングすることにより、有機レジス
ト膜のエツチング速度のアスペクト比依存性を抑制する
ことができる。第1図は基板温度を変化させたときのエ
ツチング速度である。エツチング圧力は5 mTorr
、高周波電力は60vである。10μmスペース5、と
0.5μIスペース6、のエツチング速度の差は20℃
では32%である。このときのエツチング速度は10μ
mスペースで0.8μs/win、 0.5μ■スペー
スで0゜54μm/minであった。エツチング速度の
差が最も小さくなる温度は一120℃で17%である。 このときのエツチング速度は1oμmスペースで0.7
57zw/min、 0.5 μmスペース0.62μ
m/minであった。第3図にこのときの加工形状を示
す。 高周波電力を901i1とした場合の有機レジスト膜の
エツチング速度を第4図に示した。10μmスペースと
0.5μmスペースのエツチング速度の差の最小は13
%であり、このときのエツチング速度は10 μmスペ
ースで0.88 μm/min、 0 、5μmスペー
スで0.76μm/min、であった。エツチング速度
の差が小さくなる温度は高周波電力60111の時より
高温側にシフトして一115℃である。 基板温度−100℃、−135℃での有機レジストマス
ク形成の途中の形状をそれぞれ第5図(a)、(b)に
示した。エツチング圧力は5mTorr、高周波電力は
60Wである。 (a)は基板温度−100’Cであり、アスペクト比の
小さい】0μmスペースのエツチング速度が0.78μ
m/l1in大きく、アスペクト比の大きい0.5μm
スペースのエツチング速度は0.58μm/n+inと
小さい。 (b)は基板温度−13,5℃であり、上記(a)とは
逆に、アスペクト比の大きい0.5μmスペースのエツ
チング速度が0.74μm/minと大きく、アスペク
ト比の小さい10μmスペースのエツチング速度は0.
56μm/winと小さい。なお、この温度では堆積膜
によりパターンが順テーパに形成され、元の上層パター
ンよりも狭いスペース形成を行うことも可能である。 有機レジスト膜のドライエツチングにおいて(a)、(
b)2種類のエツチング条件で30秒ずつドライエツチ
ングしたときのエツチング途中の加工形状を第6図に示
した。(a)、(b)2種類のエツチング条件を組合せ
ることにより10μmスペースと0.5μmスペースの
エツチング速度の差を5%以内にすることができる。 本発明によれば、第2図に示した試料において、被エツ
チング膜の有機レジスト1の膜厚を、lpmとした場合
、5pI11スペースと0.2511II11スペース
で上記有機レジスト1の膜厚が2μmの実施例と同様の
結果が得られることが確認できた。 また、本発明において、有機レジスト膜1のエツチング
時の基板温度は、広いスペースのエツチング速度が落ち
はじめてパターン寸法によるエツチング速度の差が小さ
くなりはじめる一100℃以下であって、低温のために
エツチング速度が低下しても常温時のエツチング速度の
30%以上が得られ、通常の加工に支障が生じない範囲
とすることが好ましい。具体的には0 、5 J+m/
min以上のエツチング速度が確保される温度範囲とし
て、−135℃以上とすることが好ましい。 基板温度が一100’Cより高い場合には、有機レジス
ト膜1の加工時にサイドエツチングが生じ、−高精度の
加工が出来ない、ちなみに基板温度が一90℃のときの
寸法シフト量は、0.1pmである。 また、基板温度が一135℃より低い場合には、十分な
エツチング速度が得られない。例えば、基板温度を一1
40℃としたときのエツチング速度は、0.2μmとな
り、実用的な速度が得られない。 また、本発明によれば、エツチング速度のバタン寸法依
存性を抑制することによって、従来のような長時間のオ
ーバーエツチングを必要としなくなるので、オーバーエ
ツチングによる上層パターンからの寸法シフトな小さく
でき、有機レジスト膜を高精度に加工できる。 また、上記の実施例はマイクロ波プラズマエツチング装
置を用いたものであるが、13.56M七のRIE (
平行平板電極型反応性スパッタエツチング)など他の放
電方式のエツチング装置を用いても同様の効果が得られ
る6またエツチング材料として、ノボラック系のほか、
ポリイミド系、アクリル系、スチレン系、環化ゴム系な
ど他の有機膜についても同様の効果が得られた。 【発明の効果1 本発明によれば有機膜のドライエツチング時に生じるエ
ツチング速度のバタン寸法依存性を、基板の冷却温度の
制御によっ、て極めて効果的に低減できる。
第1図は高周波電力60wにおけるパターンサイズの違
いによる有機レジスト膜のエツチング速度と基板温度の
関係を示した図、第2図は本発明の実施例の多層レジス
ト膜のエツチング前の断面図2第3図は高周波電力60
wにおける多層レジストのエツチング部の断面図、第4
図は高周波電力9011におけるパターンサイズの違い
による有機レジスト膜のエツチング速度と基板温度の関
係を示したエツチング部断面図、第5図(a)は基板温
度−100℃における多層レジストのエツチング部の断
面図、(b)は基板温度−135℃における多層レジス
トのエツチング部の断面図、第6図は第5図(a)、(
b)の条件の組合せエツチングにおける多層レジストの
エツチング部の断面図である。 符号の説明 1・・・下層有機レジスト膜、2・・・半導体基板、3
・・・Sin、膜、4・・・有機レジストマスク、5・
・・10μ■スペース、6・・・0.5μmスペース、
t ム 図 第 図 第 f 量、J、Ll、/i (°す
いによる有機レジスト膜のエツチング速度と基板温度の
関係を示した図、第2図は本発明の実施例の多層レジス
ト膜のエツチング前の断面図2第3図は高周波電力60
wにおける多層レジストのエツチング部の断面図、第4
図は高周波電力9011におけるパターンサイズの違い
による有機レジスト膜のエツチング速度と基板温度の関
係を示したエツチング部断面図、第5図(a)は基板温
度−100℃における多層レジストのエツチング部の断
面図、(b)は基板温度−135℃における多層レジス
トのエツチング部の断面図、第6図は第5図(a)、(
b)の条件の組合せエツチングにおける多層レジストの
エツチング部の断面図である。 符号の説明 1・・・下層有機レジスト膜、2・・・半導体基板、3
・・・Sin、膜、4・・・有機レジストマスク、5・
・・10μ■スペース、6・・・0.5μmスペース、
t ム 図 第 図 第 f 量、J、Ll、/i (°す
Claims (1)
- 【特許請求の範囲】 1、基板上の有機膜を酸素を含むプラズマを用いてドラ
イエッチングする方法において、基板温度を−100℃
以下−135℃以上の範囲に制御してエッチングするこ
とを特徴とする有機膜のドライエッチング方法。 2、請求項1に記載の温度範囲において、基板温度を変
えて複数の温度で段階的にエッチングすることを特徴と
する有機膜のドライエッチング方法。 3、請求項1に記載の温度範囲において、基板温度を連
続的に変えてエッチングすることを特徴とする有機膜の
ドライエッチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7821089A JPH02260423A (ja) | 1989-03-31 | 1989-03-31 | 有機膜のドライエッチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7821089A JPH02260423A (ja) | 1989-03-31 | 1989-03-31 | 有機膜のドライエッチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02260423A true JPH02260423A (ja) | 1990-10-23 |
Family
ID=13655684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7821089A Pending JPH02260423A (ja) | 1989-03-31 | 1989-03-31 | 有機膜のドライエッチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02260423A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100183957A1 (en) * | 2009-01-21 | 2010-07-22 | Seagate Technology Llc | Method of Patterned Media Template Formation and Templates |
-
1989
- 1989-03-31 JP JP7821089A patent/JPH02260423A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100183957A1 (en) * | 2009-01-21 | 2010-07-22 | Seagate Technology Llc | Method of Patterned Media Template Formation and Templates |
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