JPH02260539A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02260539A JPH02260539A JP8065589A JP8065589A JPH02260539A JP H02260539 A JPH02260539 A JP H02260539A JP 8065589 A JP8065589 A JP 8065589A JP 8065589 A JP8065589 A JP 8065589A JP H02260539 A JPH02260539 A JP H02260539A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート型電界効果トランジスタ（ＭＯＳＦ
ＥＴ）を備える半導体装置に関し、特にＬ Ｄ Ｄ （
Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造のＭ
ＯＳＦＥＴの製造方法に関する。
ＥＴ）を備える半導体装置に関し、特にＬ Ｄ Ｄ （
Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造のＭ
ＯＳＦＥＴの製造方法に関する。
近年、ＬＤＤ構造のＭＯＳＦＥＴが提案されており、ゲ
ート電極とソース、ドレイン各領域の夫々の間に低濃度
の浅い接合を形成している。しかしながら、この構造で
はソース抵抗が大きくなることは否定できず、ｇｍが低
下され、増幅器としての雑音指数が悪化されるという問
題がある。
ート電極とソース、ドレイン各領域の夫々の間に低濃度
の浅い接合を形成している。しかしながら、この構造で
はソース抵抗が大きくなることは否定できず、ｇｍが低
下され、増幅器としての雑音指数が悪化されるという問
題がある。
このため、従来ではドレイン側にのみ上述した浅い接合
を形成したものが提案され、ソース抵抗を増加すること
なく、短チヤネル効果によるＭＯＳＦＥＴのカットオフ
特性を改善している。
を形成したものが提案され、ソース抵抗を増加すること
なく、短チヤネル効果によるＭＯＳＦＥＴのカットオフ
特性を改善している。
しかしながら、このようにドレイン側にのみ浅い結合を
形成することは、従来のＭＯＳＦＥＴの対称性を利用し
た製造方法をそのまま利用することができなくなる。特
に、浅い接合は微細に形成することが要求されることか
ら、この種のＭＯＳＦＥＴの製造が極めて複雑かつ困難
なものになるという問題がある。
形成することは、従来のＭＯＳＦＥＴの対称性を利用し
た製造方法をそのまま利用することができなくなる。特
に、浅い接合は微細に形成することが要求されることか
ら、この種のＭＯＳＦＥＴの製造が極めて複雑かつ困難
なものになるという問題がある。
本発明はこのようなＭＯＳＦＥＴを容易に製造すること
を可能にした半導体装置の製造方法を提供することを目
的としている。
を可能にした半導体装置の製造方法を提供することを目
的としている。
本発明の第１の半導体装置の製造方法は、半導体基板上
にゲート電極を形成しかつ半導体基板に浅い接合領域を
形成した後、前記ゲート電極のソース側部分を選択的に
塗布膜で覆った上で、全面に絶縁膜を形成しかつこれを
異方性エツチングしてゲート電極のドレイン側の側面に
のみ該絶縁膜をイオン注入マスクとして残し、しかる上
でゲート電極及びイオン注入マスクを利用してドレイン
領域、ソース領域としての深い接合領域を形成する工程
を含んでいる。
にゲート電極を形成しかつ半導体基板に浅い接合領域を
形成した後、前記ゲート電極のソース側部分を選択的に
塗布膜で覆った上で、全面に絶縁膜を形成しかつこれを
異方性エツチングしてゲート電極のドレイン側の側面に
のみ該絶縁膜をイオン注入マスクとして残し、しかる上
でゲート電極及びイオン注入マスクを利用してドレイン
領域、ソース領域としての深い接合領域を形成する工程
を含んでいる。
また、本発明の第２の製造方法は、第１の製造方法と同
様に半導体基板上にゲート電極と浅い接合領域を形成し
た後、全面に絶縁膜を形成しかつこれを異方性エツチン
グしてゲート電極の両側に該絶縁膜をイオン注入マスク
として残し、更にドレイン側のイオン注入マスクを選択
的に塗布膜で覆った上でソース側の前記イオン注入マス
クをエツチング除去し、その上で半導体基板にドレイン
領域、ソース領域としての深い接合領域を形成する工程
を含んでいる。
様に半導体基板上にゲート電極と浅い接合領域を形成し
た後、全面に絶縁膜を形成しかつこれを異方性エツチン
グしてゲート電極の両側に該絶縁膜をイオン注入マスク
として残し、更にドレイン側のイオン注入マスクを選択
的に塗布膜で覆った上でソース側の前記イオン注入マス
クをエツチング除去し、その上で半導体基板にドレイン
領域、ソース領域としての深い接合領域を形成する工程
を含んでいる。
更に、本発明の第３の製造方法は、半絶縁性半導体基板
にゲート電極を形成した上で、全面に絶縁膜を形成しか
つこれを異方性エツチングしてゲート電極の両側に該絶
縁膜をイオン注入マスクとして残し、ドレイン側のイオ
ン注入マスクを選択的に塗布膜で覆った上でソース側の
イオン注入マスクをエツチング除去し、その上で半導体
基板にドレイン領域、ソース領域としての深い接合領域
を形成し、更にイオン注入マスクを除去した後に浅い接
合領域を形成する工程を含んでいる。
にゲート電極を形成した上で、全面に絶縁膜を形成しか
つこれを異方性エツチングしてゲート電極の両側に該絶
縁膜をイオン注入マスクとして残し、ドレイン側のイオ
ン注入マスクを選択的に塗布膜で覆った上でソース側の
イオン注入マスクをエツチング除去し、その上で半導体
基板にドレイン領域、ソース領域としての深い接合領域
を形成し、更にイオン注入マスクを除去した後に浅い接
合領域を形成する工程を含んでいる。
上述した製造方法では、いずれもゲート電極のドレイン
側の側面にのみ選択的にイオン注入マスクを形成でき、
このイオン注入マスクを利用してドレイン領域をゲート
電極に対してオフセットさせ、このオフセットを利用し
てドレイン側にのみＬＤＤ構造を製造できる。
側の側面にのみ選択的にイオン注入マスクを形成でき、
このイオン注入マスクを利用してドレイン領域をゲート
電極に対してオフセットさせ、このオフセットを利用し
てドレイン側にのみＬＤＤ構造を製造できる。
次に、本発明を図面を参照して説明する。
（第１実施例）
第１図は本発明の製造方法により製造されるＬＤＤ構造
のＭＯＳＦＥＴの断面図である。図において、Ｉはｐ型
シリコン基板であり、ゲート酸化膜２上にゲート電極３
を形成し、絶縁膜１ｏで被覆している。また、ｐ型シリ
コン基板１にはｎゝ型拡散領域８，９を形成してソース
・ドレイン領域を構成しているが、ドレイン側にはｎ−
型拡散領域４を形成してＬＤＤを構成している。なお、
７はこのＬＤＤを構成する際に利用したイオン注入マス
ク、１３．１４は夫々ドレイン電極、ソース電極である
。
のＭＯＳＦＥＴの断面図である。図において、Ｉはｐ型
シリコン基板であり、ゲート酸化膜２上にゲート電極３
を形成し、絶縁膜１ｏで被覆している。また、ｐ型シリ
コン基板１にはｎゝ型拡散領域８，９を形成してソース
・ドレイン領域を構成しているが、ドレイン側にはｎ−
型拡散領域４を形成してＬＤＤを構成している。なお、
７はこのＬＤＤを構成する際に利用したイオン注入マス
ク、１３．１４は夫々ドレイン電極、ソース電極である
。
次に、第１図に示したＭＯＳＦＥＴの製造方法を、第２
図（ａ）乃至（ｇ）の工程順断面図を用いて説明する。
図（ａ）乃至（ｇ）の工程順断面図を用いて説明する。
先ず、第２図（ａ）のように、ｐ型シリコン基板１上に
ゲート酸化膜２を形成し、その上にゲート電極３を形成
する。この場合、ゲート電極３の材料として、多結晶シ
リコン、Ｗ、Ｍｏ及びその化合物を用いている。そして
、このゲート電極３をマスクにイオン注入法を用いて浅
いｎ−型拡散領域４を形成した後、ポリイミド膜５を全
面に塗布形成し、４５０°Ｃでキュアーを行い、平坦化
する。
ゲート酸化膜２を形成し、その上にゲート電極３を形成
する。この場合、ゲート電極３の材料として、多結晶シ
リコン、Ｗ、Ｍｏ及びその化合物を用いている。そして
、このゲート電極３をマスクにイオン注入法を用いて浅
いｎ−型拡散領域４を形成した後、ポリイミド膜５を全
面に塗布形成し、４５０°Ｃでキュアーを行い、平坦化
する。
イオン注入の条件は、３１ｐ−（リン）を用いて、加速
電圧５０ＫｅＶで、ドーズ１６ Ｘ １０ ”ｃｍ−”
程度にした場合、深さ０．１μｍ程度になる。
電圧５０ＫｅＶで、ドーズ１６ Ｘ １０ ”ｃｍ−”
程度にした場合、深さ０．１μｍ程度になる。
次に、第２図（ｂ）のように、例えばネガレジストから
なる樹脂膜６をゲート電極３のソース側部分とその近傍
部位を覆うように形成する。このとき、ポリイミド膜５
をエツチングバック法を用いて形成すれば、その端部を
テーパ状に形成できる。
なる樹脂膜６をゲート電極３のソース側部分とその近傍
部位を覆うように形成する。このとき、ポリイミド膜５
をエツチングバック法を用いて形成すれば、その端部を
テーパ状に形成できる。
次に、第２図（ｃ）のように、前記樹脂膜６をマスクに
してポリイミド膜５をヒドラジン水溶液でエツチング除
去する。これにより、ポリイミド膜５はゲート電極３の
ソース側部分とその近傍部位を覆う状態に残され、かつ
そめ端部は樹脂１１１６に倣ってテーパ状とされる。更
に、樹脂膜６を全面除去した後、プラズマ窒化膜７を全
面に形成する。
してポリイミド膜５をヒドラジン水溶液でエツチング除
去する。これにより、ポリイミド膜５はゲート電極３の
ソース側部分とその近傍部位を覆う状態に残され、かつ
そめ端部は樹脂１１１６に倣ってテーパ状とされる。更
に、樹脂膜６を全面除去した後、プラズマ窒化膜７を全
面に形成する。
次に、第２図（ｄ）に示すように、反応性イオンエツチ
ング法を用いてプラズマ窒化膜７をエツチング、このプ
ラズマ窒化＠７をゲート電極３のドレイン側の側面にの
み残し、イオン注入マスク７として形成する。このとき
、ゲート電極３のソース側ではポリイミドＭ５がテーパ
状をしているため、プラズマ窒化膜７が残されることは
ない。
ング法を用いてプラズマ窒化膜７をエツチング、このプ
ラズマ窒化＠７をゲート電極３のドレイン側の側面にの
み残し、イオン注入マスク７として形成する。このとき
、ゲート電極３のソース側ではポリイミドＭ５がテーパ
状をしているため、プラズマ窒化膜７が残されることは
ない。
なお、この際下地のゲート酸化膜２とプラズマ窒化膜７
との選択比を大きくする必要があるため、ＮＦ３ 、Ｃ
Ｈｚ Ｆ、、ＣＨ，Ｆ等をエツチングガスとして用いれ
ばよく、両者のエツチング選択比を１０〜５０にできる
。
との選択比を大きくする必要があるため、ＮＦ３ 、Ｃ
Ｈｚ Ｆ、、ＣＨ，Ｆ等をエツチングガスとして用いれ
ばよく、両者のエツチング選択比を１０〜５０にできる
。
次に、第２図（ｅ）に示すように、ポリイミド膜６をヒ
ドラジン水溶液で全て除去する。その後、全面にイオン
注入法を用いて、ドレイン側がオフセットされたドレイ
ン、ソースとしての深いｎ＋型拡散領域８，９を形成す
る。例えば、３１Ｐ゛を用いて加速電圧１５０ＫｅＶで
ドーズ量ｌＸｌ０”ｃｍ −”程度にすると、接合深さ
が０．３μｍ２層抵抗が１５００Ω／口程度となる。
ドラジン水溶液で全て除去する。その後、全面にイオン
注入法を用いて、ドレイン側がオフセットされたドレイ
ン、ソースとしての深いｎ＋型拡散領域８，９を形成す
る。例えば、３１Ｐ゛を用いて加速電圧１５０ＫｅＶで
ドーズ量ｌＸｌ０”ｃｍ −”程度にすると、接合深さ
が０．３μｍ２層抵抗が１５００Ω／口程度となる。
次に、第２図（ｆ）のように、例えばＰＳＧ膜からなる
絶縁膜１０を形成する。その後、図外のレジストをマス
クに、ドレイン開孔部１１及びソース開孔部１１を開孔
する゛。
絶縁膜１０を形成する。その後、図外のレジストをマス
クに、ドレイン開孔部１１及びソース開孔部１１を開孔
する゛。
次に、第２図（ｇ）に示すように、前記ドレイン開孔部
１１及びソース開孔部１２を通してドレイン領域８．ソ
ース領域９に夫々接続されるドレイン電極１３及びソー
ス電極１４を形成し、ＬＤＤ構造のＭＯＳＦＥＴを得る
。
１１及びソース開孔部１２を通してドレイン領域８．ソ
ース領域９に夫々接続されるドレイン電極１３及びソー
ス電極１４を形成し、ＬＤＤ構造のＭＯＳＦＥＴを得る
。
なお、この例ではドレイン、ソース領域上のゲート酸化
ＷＡ２を除去していないが、これを除去する場合には、
第２図（ａ）の工程で該ゲート酸化膜２を除去すればよ
い。
ＷＡ２を除去していないが、これを除去する場合には、
第２図（ａ）の工程で該ゲート酸化膜２を除去すればよ
い。
ここで、イオン注入マスク７の素材としてプラズマ酸化
膜及びＰＳＧｌｉｌを用いてもよい。但し、この場合に
は、反応性イオンエツチングにおいてゲート酸化膜２と
の選択比が得られないため、第３図（ａ）に示すように
、ゲート電極３．ポリイミド膜６．イオン注入マスク７
によって被覆されていない領域のゲート酸化膜２が薄く
なることは避けられない。
膜及びＰＳＧｌｉｌを用いてもよい。但し、この場合に
は、反応性イオンエツチングにおいてゲート酸化膜２と
の選択比が得られないため、第３図（ａ）に示すように
、ゲート電極３．ポリイミド膜６．イオン注入マスク７
によって被覆されていない領域のゲート酸化膜２が薄く
なることは避けられない。
このため、第３図（ｂ）に示すように、後の工程、即ち
、第２図（ｅ）の工程の直前に、例えばＣＨＦ、ガスを
用いた反応性イオンエツチングを行い、ゲート酸化Ｗ４
２とシリコン基板１との選択比を高（して、ゲート酸化
膜２をエツチングし、シリコン基板を露出させる必要が
ある。
、第２図（ｅ）の工程の直前に、例えばＣＨＦ、ガスを
用いた反応性イオンエツチングを行い、ゲート酸化Ｗ４
２とシリコン基板１との選択比を高（して、ゲート酸化
膜２をエツチングし、シリコン基板を露出させる必要が
ある。
（第２実施例）
第４図（ａ）乃至（ｆ）は本発明の第２実施例を工程順
に示す断面図であり、第１図のＬＤＤ構造を形成する他
の方法を示している。
に示す断面図であり、第１図のＬＤＤ構造を形成する他
の方法を示している。
先ず、第４図（ａ）のように、ｐ型シリコン基板１上に
ゲート酸化膜２を形成し、その上にゲート電極３を設け
る。この場合のゲート電極の材料も第１実施例と同じも
のが使用できる。
ゲート酸化膜２を形成し、その上にゲート電極３を設け
る。この場合のゲート電極の材料も第１実施例と同じも
のが使用できる。
次に、第４図（ｂ）のように、イオン注入法により浅い
ｎ−型拡散領域４を形成する。イオン注入の条件は、３
′Ｐ゛を用いて、加速電圧５０ＫｅＶで、ドーズ量６
Ｘ １０ ”ｃｒａ−”程度にした場合、深さが０．１
μｍ程度になる。更に、全面にイオン注入のマスクとな
る膜、例えばシリコン酸化膜７Ａを形成する。
ｎ−型拡散領域４を形成する。イオン注入の条件は、３
′Ｐ゛を用いて、加速電圧５０ＫｅＶで、ドーズ量６
Ｘ １０ ”ｃｒａ−”程度にした場合、深さが０．１
μｍ程度になる。更に、全面にイオン注入のマスクとな
る膜、例えばシリコン酸化膜７Ａを形成する。
次に、第４図（Ｃ）のように、例えばＣＨ３Ｆガスを用
いた反応性イオンエツチング法を用いてエツチングを行
うことにより、ゲート電極３の側壁にシリコン酸化膜７
Ａを残存させ、イオン注入マスクとして形成する。
いた反応性イオンエツチング法を用いてエツチングを行
うことにより、ゲート電極３の側壁にシリコン酸化膜７
Ａを残存させ、イオン注入マスクとして形成する。
次に、第４図（ｄ）のように、ドレイン側のイオン注入
マスク７Ａを選択的に形成した塗布膜、ここでは樹脂膜
６Ａで覆った後、例えばＨＦ系のエツチング液でソース
側のイオン注入マスク７Ａをエツチング除去する。
マスク７Ａを選択的に形成した塗布膜、ここでは樹脂膜
６Ａで覆った後、例えばＨＦ系のエツチング液でソース
側のイオン注入マスク７Ａをエツチング除去する。
次に、第４図（ｅ）のように、樹脂膜６Ａを除去した後
、全面にイオン注入法を用いてドレイン側がオフセット
された深いｎ゛型拡散領域８，９を形成する０例えば、
イオン種にｆｆ１ｐ＋を用いて加速電圧１５０ＫｅＶで
ドーズ量をＩ Ｘ １０ ”ｃｔｒｒ−”程度にすると
、接合深さが０．３μｍ、層抵抗が１５００Ω／口にな
る。
、全面にイオン注入法を用いてドレイン側がオフセット
された深いｎ゛型拡散領域８，９を形成する０例えば、
イオン種にｆｆ１ｐ＋を用いて加速電圧１５０ＫｅＶで
ドーズ量をＩ Ｘ １０ ”ｃｔｒｒ−”程度にすると
、接合深さが０．３μｍ、層抵抗が１５００Ω／口にな
る。
その後、ＰＳＧ等の絶縁膜１０を全面に形成する。
しかる後、第４図（ｆ）のように、図外のレジストをマ
スクにドレイン開孔部１１及びソース開孔部１２を開設
し、レジストを除去した後、ドレイン電極１３及びソー
ス電極１４を形成する。
スクにドレイン開孔部１１及びソース開孔部１２を開設
し、レジストを除去した後、ドレイン電極１３及びソー
ス電極１４を形成する。
この方法によっても、第１図のＬＤＤ構造を形成するこ
とが可能となる。但し、この場合にはゲート電極３の下
側、特にソース側においてゲート酸化膜２がオーバエツ
チングされ易いため、第４図（ｃ）の工程を高精度に行
う必要がある。このゲート酸化膜２のオーバエツチング
が生じると、絶縁膜１０のソース側においてくびれが生
じ易く、信鎖性を低下させる原因となる。
とが可能となる。但し、この場合にはゲート電極３の下
側、特にソース側においてゲート酸化膜２がオーバエツ
チングされ易いため、第４図（ｃ）の工程を高精度に行
う必要がある。このゲート酸化膜２のオーバエツチング
が生じると、絶縁膜１０のソース側においてくびれが生
じ易く、信鎖性を低下させる原因となる。
（第３実施例）
第５図は本発明をＧａＡｓＭＥＳＦＥＴに適用した例を
示しており、製造されたＭＥＳＦＥＴの断面図である。
示しており、製造されたＭＥＳＦＥＴの断面図である。
図において、２１はＧａＡｓ半絶縁性半導体基板、２２
はｎ層であり、このＧａＡｓ基板２１上にショットキゲ
ート電極２３を形成している。また、ショットキゲート
電極２３の両側にはｎ″領域２６．２７を形成し、ドレ
イン側のショットキゲート電極２３とｎ４Ｎ域２６との
間にｎ−９５域２８を形成している。なお、２９．３０
は夫々ドレイン、ソースの各オーミック電極である。
はｎ層であり、このＧａＡｓ基板２１上にショットキゲ
ート電極２３を形成している。また、ショットキゲート
電極２３の両側にはｎ″領域２６．２７を形成し、ドレ
イン側のショットキゲート電極２３とｎ４Ｎ域２６との
間にｎ−９５域２８を形成している。なお、２９．３０
は夫々ドレイン、ソースの各オーミック電極である。
第６図（ａ）乃至（ｄ）は第５図のＬＤＤ構造のＭＥＳ
ＦＥＴの製造方法を示している。
ＦＥＴの製造方法を示している。
先ず、第６図（ａ）のように、絶縁性ＧａＡｓ基板２１
に選択イオン注入を行ってｎ層２２を形成する。そして
、全面に例えばＷＳｉ、−Ｗ構造の金属をスパッタ法等
により０．５μｍの厚さに形成し、これをパターン形成
してショットキゲート電極２３を形成する。その後、全
面に例えばシリコン酸化膜２４を被着する。
に選択イオン注入を行ってｎ層２２を形成する。そして
、全面に例えばＷＳｉ、−Ｗ構造の金属をスパッタ法等
により０．５μｍの厚さに形成し、これをパターン形成
してショットキゲート電極２３を形成する。その後、全
面に例えばシリコン酸化膜２４を被着する。
次に、第６図（ｂ）のように、ＣＦ ガスで反応性イ
オンエツチングを行いショットキゲート電極２３の両側
面に前記シリコン酸化膜２４を残し、これをイオン注入
マスク２４として形成する。その後、ドレイン側のイオ
ン注入マスク２４を塗布膜、即ち樹脂膜２５で被覆する
。
オンエツチングを行いショットキゲート電極２３の両側
面に前記シリコン酸化膜２４を残し、これをイオン注入
マスク２４として形成する。その後、ドレイン側のイオ
ン注入マスク２４を塗布膜、即ち樹脂膜２５で被覆する
。
次に、第６図（Ｃ）のように、前記樹脂膜２５をマスク
にしてソース側のイオン注入マスクをエツチング除去す
る。このエツチングに際しては、例えばＨＦ系のエツチ
ング液を使用する。
にしてソース側のイオン注入マスクをエツチング除去す
る。このエツチングに際しては、例えばＨＦ系のエツチ
ング液を使用する。
次いで、第６図（ｄ）のように、ＣｙａＡｓ基板２１に
対してイ“オン注入を行い、ドレイン側がオフセットさ
れたドレイン、ソースとしてのｎ１領域２６．２７を形
成する。このとき、周囲をレジストで覆い、かつｎ”？
ｉｌ域２６．２７の形成後は、このレジストを残したま
ま前記イオン注入マスク２４をＨＦ系エツチング液でエ
ツチング除去する。
対してイ“オン注入を行い、ドレイン側がオフセットさ
れたドレイン、ソースとしてのｎ１領域２６．２７を形
成する。このとき、周囲をレジストで覆い、かつｎ”？
ｉｌ域２６．２７の形成後は、このレジストを残したま
ま前記イオン注入マスク２４をＨＦ系エツチング液でエ
ツチング除去する。
しかる後、第６図（ｄ）のように、ＧａＡｓ基板２１に
対してイオン注入を行うことにより、前記イオン注入マ
スク２４が存在していた箇所にｎ領域２８が形成される
。その後、アニール保護膜で全面を覆い、Ｈ２中でアニ
ールを行い保護膜は除去する。更に、ｎ”？ｉＩ域２６
．２７上に例えばＡｕＧｅＮｉのオーミック金属を選択
的に形成し、アロイ熱処理を行うことにより、第５図に
示したドレインオーミック電極２９．ソースオーミック
電極３０を形成する。
対してイオン注入を行うことにより、前記イオン注入マ
スク２４が存在していた箇所にｎ領域２８が形成される
。その後、アニール保護膜で全面を覆い、Ｈ２中でアニ
ールを行い保護膜は除去する。更に、ｎ”？ｉＩ域２６
．２７上に例えばＡｕＧｅＮｉのオーミック金属を選択
的に形成し、アロイ熱処理を行うことにより、第５図に
示したドレインオーミック電極２９．ソースオーミック
電極３０を形成する。
以上説明したように本発明は、選択形成した塗布膜を利
用してゲート電極のドレイン側の側面にのみ選択的にイ
オン注入マスクを形成し、このイオン注入マスクを用い
てドレイン、ソース領域を形成しているので、ドレイン
領域のみをゲート電極に対してオフセットさせることが
でき、このオフセットを利用してドレイン側のみをＬＤ
Ｄ構造トシたＭＯＳＦＥＴ又はＭＥＳＦＥＴＦＥＴを製
造することができる効果がある。
用してゲート電極のドレイン側の側面にのみ選択的にイ
オン注入マスクを形成し、このイオン注入マスクを用い
てドレイン、ソース領域を形成しているので、ドレイン
領域のみをゲート電極に対してオフセットさせることが
でき、このオフセットを利用してドレイン側のみをＬＤ
Ｄ構造トシたＭＯＳＦＥＴ又はＭＥＳＦＥＴＦＥＴを製
造することができる効果がある。
第１図は本発明が対象とするＬＤＤ構造のＭＯＳＦＥＴ
の断面図、第２図（ａ）乃至（ｇ）は第１図の構造を製
造するための本発明の第１実施例を工程順に示す断面図
、第３図（ａ）及び（ｂ）は第１実施例の変形例を示す
工程一部の断面図、第４図（ａ）乃至＜ｒ）は本発明の
第２実施例を工程順に示す断面図、第５図は本発明をＭ
ＥＳＦＥＴに適用した場合のＬＤＤ構造の断面図、第６
図（ａ）乃至（ｄ）は第５図のＬＤＤ構造を製造するた
めの本発明の第３実施例を工程順に示す断面図である。 １・・・ｐ型シリコン基板、２・・・ゲート酸化膜、３
・・・ゲート電極、４・・・ｎ 型拡散領域、５・・・
ポリイミド膜、６．６Ａ・・・樹脂膜、７・・・プラズ
マ窒化膜（イオン注入マスク）、７Ａ・・・シリコン酸
化膜（イオン注入マスク）、８・・・ｎ 型拡散領域（
ドレイン領域）、９・・・ｎ゛型拡散領域（ソース領域
）１０・・・絶縁膜、１１・・・ドレイン開孔部、１２
・・・ソース開孔部、１３・・・ドレイン電極、１４・
・・ソース電橋、２１・・・ＧａＡｓ基板、２２・・・
ｎ層、２３・・・ショットキゲート電極、２４・・・シ
リコン酸化膜（イオン注入マスク）、２５・・・樹脂膜
、２６・・・ｎ゛領域ドレイン領域）、２７・・・ｎ″
領域ソース領域）、２８・・・ｎ−ｆｉｌ域、２９・・
・ドレインオーミック電極、３０・・・ソースオーミッ
ク電極。 第１図 第２ 図 第４ 図 第３ 図
の断面図、第２図（ａ）乃至（ｇ）は第１図の構造を製
造するための本発明の第１実施例を工程順に示す断面図
、第３図（ａ）及び（ｂ）は第１実施例の変形例を示す
工程一部の断面図、第４図（ａ）乃至＜ｒ）は本発明の
第２実施例を工程順に示す断面図、第５図は本発明をＭ
ＥＳＦＥＴに適用した場合のＬＤＤ構造の断面図、第６
図（ａ）乃至（ｄ）は第５図のＬＤＤ構造を製造するた
めの本発明の第３実施例を工程順に示す断面図である。 １・・・ｐ型シリコン基板、２・・・ゲート酸化膜、３
・・・ゲート電極、４・・・ｎ 型拡散領域、５・・・
ポリイミド膜、６．６Ａ・・・樹脂膜、７・・・プラズ
マ窒化膜（イオン注入マスク）、７Ａ・・・シリコン酸
化膜（イオン注入マスク）、８・・・ｎ 型拡散領域（
ドレイン領域）、９・・・ｎ゛型拡散領域（ソース領域
）１０・・・絶縁膜、１１・・・ドレイン開孔部、１２
・・・ソース開孔部、１３・・・ドレイン電極、１４・
・・ソース電橋、２１・・・ＧａＡｓ基板、２２・・・
ｎ層、２３・・・ショットキゲート電極、２４・・・シ
リコン酸化膜（イオン注入マスク）、２５・・・樹脂膜
、２６・・・ｎ゛領域ドレイン領域）、２７・・・ｎ″
領域ソース領域）、２８・・・ｎ−ｆｉｌ域、２９・・
・ドレインオーミック電極、３０・・・ソースオーミッ
ク電極。 第１図 第２ 図 第４ 図 第３ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板上にゲート電極を形成する工程と、この
ゲート電極をマスクとして半導体基板に浅い接合領域を
形成する工程と、前記ゲート電極のソース側部分を選択
形成した塗布膜で覆う工程と、全面に絶縁膜を形成しか
つこれを異方性エッチングして前記ゲート電極のドレイ
ン側の側面にのみ該絶縁膜をイオン注入マスクとして残
す工程と、前記ゲート電極及びイオン注入マスクをマス
クとして前記半導体基板にドレイン領域、ソース領域と
しての深い接合領域を形成する工程とを含むことを特徴
とする半導体装置の製造方法。 ２、半導体基板上にゲート電極を形成する工程と、この
ゲート電極をマスクとして半導体基板に浅い接合領域を
形成する工程と、全面に絶縁膜を形成しかつこれを異方
性エッチングして前記ゲート電極の両側に該絶縁膜をイ
オン注入マスクとして残す工程と、前記ドレイン側のイ
オン注入マスクを選択形成した塗布膜で覆う工程と、こ
の塗布膜をマスクとしてソース側の前記イオン注入マス
クをエッチング除去する工程と、前記塗布膜を除去した
後に前記ゲート電極及びイオン注入マスクをマスクとし
て前記半導体基板にドレイン領域、ソース領域としての
深い接合領域を形成する工程とを含むことを特徴とする
半導体装置の製造方法。 ３、半絶縁性半導体基板にゲート電極を形成する工程と
、全面に絶縁膜を形成しかつこれを異方性エッチングし
て前記ゲート電極の両側に該絶縁膜をイオン注入マスク
として残す工程と、前記ドレイン側のイオン注入マスク
を選択形成した塗布膜で覆う工程と、この塗布膜をマス
クとしてソース側の前記イオン注入マスクをエッチング
除去する工程と、前記塗布膜を除去した後に前記ゲート
電極及びイオン注入マスクをマスクとして前記半導体基
板にドレイン領域、ソース領域としての深い接合領域を
形成する工程と、前記イオン注入マスクを除去した後に
前記ゲート電極をマスクとして浅い接合領域を形成する
工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8065589A JPH02260539A (ja) | 1989-03-31 | 1989-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8065589A JPH02260539A (ja) | 1989-03-31 | 1989-03-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02260539A true JPH02260539A (ja) | 1990-10-23 |
Family
ID=13724373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8065589A Pending JPH02260539A (ja) | 1989-03-31 | 1989-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02260539A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04188635A (ja) * | 1990-11-19 | 1992-07-07 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-03-31 JP JP8065589A patent/JPH02260539A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04188635A (ja) * | 1990-11-19 | 1992-07-07 | Nec Corp | 半導体装置の製造方法 |
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