JPH04188635A

JPH04188635A - 半導体装置の製造方法

Info

Publication number: JPH04188635A
Application number: JP31372790A
Authority: JP
Inventors: Hideki Kitahata; 北畑　秀樹
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-11-19
Filing date: 1990-11-19
Publication date: 1992-07-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体装置の製造方法に関し、特にショットキ
ーゲート型電界効果トランジスタ（ＭＥＳＦＥＴ）の製
造方法に関する。

〔従来の技術〕

従来のＭＥＳＦＥＴの製造方法としては、第６図（ａ）
〜（ｅ）の工程順の縦断面図に示すような製造方法が知
られている。

即ち、表面にｎ型動作層２が形成されている半絶縁性の
ＧａＡｓ基板］基板面に、ショットキー接触金属膜５を
形成する〔第６図（ａ）〕。次に、フォトレジスト膜６
をマスクにしてショットキー接触金属膜５をエツチング
することにより、ショットキー接触金属膜からなるゲー
ト電極５ａを形成する〔第６図（ｂ）〕。更に、化学的
気相成長法（ＣＶＤ法）によるＳ　ｉ　０２膜７を全面
に形成し〔第６図（ｃ）〕−その後、これを反応性イオ
ンエツチング（ＲＩＥ）法によりエッチバックを行ない
、ゲート電極５ａの両側面に５ｉ０２側壁７ａを形成す
る。続いて、ゲート電極５ａ。

ＳｉＯ□側壁７ａ、およびフオトレジスＩ・膜８をマス
クにしてｎ型不純物をイオン注入し、ソース側、ドレイ
ン側にｎ＋型オーミック層９．１３を自己整合的に形成
する〔第６図（ｄ）〕。その後、ソース側、トレイン側
にオーミック電極１５．１６を形成し、眉間絶縁膜１４
を形成してコンタクトホールを開設し、ＭＥＳＦＥＴを
完成される〔第６図（ｅ）〕。

〔発明が解決しようとする課題〕しかしながら、上述の従来のＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ、
の製造方法では、ＭＥ　Ｓ　Ｆ　ＥＴの特性向上のため
に微細なケート電極５ａを形成し、ようとし、たとき、
その寸法精度はフォトレジスト膜６の転写精度に依存す
るため、ケート長が１μｍ以下になるとばらつきか大き
くなるという問題があった、また、ソース側、ドレイン
側のｎ゛型オーミ・・ｌり層９，１３がケート電極５ａ
に対して対称に形成されるため、ソース抵抗を下げる目
的で、ＳｉＯ２側壁７ａを薄くしてｎ４型オ一ミツク層
９゜１３の不純物濃度を高くすると、ドレイン　ゲート
間の耐圧が低下し、かつショートチャネル効果か発生し
易くなる。逆に、ドレイン・ゲート間の耐圧を向上させ
、かつショートチャネル効果を低減させる目的から、Ｓ
　ｉ　０２側壁７ａを厚くしてｎ＋型オーミック層９．
１３の不純物濃度を低くすると、ソース抵抗が増大して
トランジスタ性能が低下するという問題があった。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法は、ＭＥＳＦＥＴの製造
方法において、半絶縁性半導体基板上にｎ型の動作層を形成する工程と
、ｎ型の動作層における第１のオーミ・ツク電極形成領域
上にマスク層を形成し、マスク層の側面にゲート電極と
なるショットキー接触金属膜よりなる第１の側壁を形成
する工程と、第１の側壁の側面に、絶縁膜からなる第２の側壁を形成
する工程と、マスク層、第１の側壁、および第２の側壁をマスクにし
て、第２のオーミック電極形成領域に第１のオーミック
層を形成する工程と、マスク層を除去し、第１の側壁、並ひに第２の側壁の側
面に、絶縁膜からなる第３の側壁を形成する工程と、第１の側壁、第２の側壁、および第３の側壁をマスクに
して、第１のオーミック電極形成領域。

並びに第２のオーミック電極形成領域に第２のオーミッ
ク層を形成する工程と、を含んでいる。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図（ａ）〜（ｉ）、第２図（ａ）〜（ｉ）は、本発
明の第１の実施例を説明するための工程順の縦断面図、
平面図である。ここで、第１図（ａ）、（ｂ）、（ｃ）
、（ａ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、および（
ｉンは、それぞれ第２図（ａ）、（ｂ）、（ｃ）、（ｄ
）、（ｅ）。

（ｆ＞、（ｇ）、（ｈ）、および（ｉ）におけるＡ　・
−Ａ　’線での縦断面図である。

また、本実施例においては、第１．第２のオーミック電
極形成領域はドレイン、ソース・オーミック電極形成領
域であり、ショットキー接触金属膜としてはＷＳｉ膜を
用いている。

まず、第１図（ａ）、第２図（ａ）に示すように、半絶
縁性半導体基板であるところのＧａＡｓ基板１上に選択
的に形成されたｎ型動作層２におけるドレイン・オーミ
ック電極形成領域上に、５ｉ０２マスク層３．およびＷ
Ｓｉマスク層４を形成する。

次に、第１図（ｂ）、第２図（ｂ）に示すように、ＣＶ
Ｄ法によるＷ　Ｓ　ｉ　Ｍからなるショットキー接触金
属膜５を全面に堆積する。

更に、第１図（Ｃ）、第２図（Ｃ）に示すように、ケー
ト配線となる部分をフォトレジスト膜６で覆った後、異
方性エツチングを行ない、マスク層３．４の側面に第１
の側壁であるところのＷＳｉ膜よりなるゲート電＆　５
　ａを形成する。このとき、オーバーエツチングにより
ＷＳｉマスク層４が完全にエツチングされぬように、こ
の層の膜厚を予め設定しておく必要がある。また、第１
の側壁であるところのゲート電極５ａは、側壁の厚さが
ゲート長となるため、所望のゲート長に応じて予・めシ
ョットキー接触金属膜５の膜厚を設定する必要がある。

次に、第１図くｄ）、第２図（ｄ）に示すように、ＣＶ
Ｄ法による５ｉ０２膜７を全面に成長させる。

更に、第１図（ｅ）、第２図（ｅ）に示すように、ＲＩ
Ｅ法により、ゲート電極５ａの側面に第２の側壁である
ところの５ｉ０２膜７からなる５ｉ０２側壁７ａを形成
する。ＷＳｉマスク層４は、このときのオーバーエツチ
ングに対してＳｉ○２マスク層３を保護し、マスク層３
，４の膜減を抑える働きがある。また、第２の側壁であ
るところのＳｉ○２側壁７ａの膜厚は、トランジスタ完
成後のソースとゲート電極との間隔を与えるので、所望
のソース・ゲート間耐圧およびソース抵抗を考慮して、
Ｓ　ｉ　０２膜７の膜厚を決定する必要がある。

続いて、マスク層３，４．ゲート電極５ａ。

ＳｉＯ□側壁７ａ、およびフォトレジスト膜８をマスク
にイオン注入を行ない、ソース・オーミック電極形成領
域に第１のｎ型オーミック層であるところのｎ“型オー
ミック層９を形成する。

次に、ＷＳｉマスク層４をエッチバックにより除去した
後、第１図（ｆ）、第２図（ｆ）に示すように、フォト
レジスト膜１０をマスクにして、Ｓ　ｉ　０２マスク層
３を弗酸系のウェットエッチにより完全に除去する。こ
のとき、第１の側壁であるところのゲート電極５ａは、
第２の側壁であるところのＳｉＯ□側壁７ａに対するＳ
ｉ○２エツチングのストッパーとなる。

次に、第１図（ｇ）、第２図（ｇ）に示すように、ＣＶ
Ｄ法によるＳ　ｉ　Ｏ２Ｉｌｌ　１１を全面に成長させ
る。

更に、第１図（ｈ）、第２図（ｈ）に示すように、ＲＩ
Ｅ法により、第１の側壁であるところのゲート電極５ａ
の側面、および第２の側壁であるところの５ｉ０２側壁
７ａの側面に、それぞれ第３の側壁であるところのＳ　
ｉ　０２膜１１からなる５ｉ０２側壁１１ａ、および５
ｉ０２側壁１１ｂを形成する。

続いて、ゲート電極５ａ、５ｉ０２側壁７ａ。

Ｓ　ｉ　０２側壁１１ａ、５ｉ０２側壁１１ｂ、および
フォトレジストｌ１１２をマスクにイオン注入を行ない
、ドレイン、ソース・オーミック電極形成領域に第２の
ｎ型オーミック層であるところのｎ１型オ一ミツク層１
３．９ａを形成する。

このときのイオン注入により、ソース・オーミック電極
形成領域にも再度イオン注入を行なうことになる。通常
、ショート・チャネル効果の低減およびゲート・トレイ
ン間耐圧の向上を目的に、トレイン・オーミック電極形
成領域にｎ　″型オーミック層１３を形成する際のイオ
ン注入は、ソース・オーミック電極形成領域のみにｎ＋
型オーミック層９を形成する際のイオン注入に比べ、ド
ース量は低く設定しである。このため、ｎ＋型オーミッ
ク層９ａの不純物濃度は、ｎ″型オーミック層９の不純
物濃度に比べ多少高くなっている。

また、ｎ＋型オーミック層９ａは、ゲート電極５ａから
、第２の側壁であるところの５ｉ０２側壁７ａと第３の
側壁であるところの５ｉ０２側壁１１ｂとの厚さ分だけ
離れている。このため、イントリンシックなトランジス
タ特性への影響は小さい。しかしながら、２度のイオン
注入によりソース・オーミック電極形成領域の表面不純
物濃度は高くなるため、ソース側のｎ＋型オーミック層
９ａと後工程で形成するソース側のオーミック電極との
間のコンタクト抵抗を低くする効果がある。

次に、フォトレジスト膜１２を除去し、アルシ・ン（Ａ
ＳＨ３＞雰囲気中でアニールすることにより、ｎ型動作
層２および１１″型オーミ・ツク屑９゜９ａ、１３を活
性化させる。

その後、第１図（ｉ）、第２図（ｉ）に示すように、ド
レイ〉・、ソース・オーミ・ンク電極形成領域にオーミ
ック電極１６、〕５を形成し７、眉間絶縁膜１４を堆積
し７てコンタクトホールを開設し１、ＭＥＳＦＥＴを完
成させる。

本実施例では、マスク層とし、てＳｉＯ□マスク層３．
ＷＳｉマスクＮ４の２層により構成しまたが、これはマ
スク層や側壁の材料の選択に対する制限を与えないため
であり、例えば第２の側壁にＳ　ｊ、　Ｎ膜を用いこれ
の形成にＮＦ３　　Ｃ１０系のエツチングガスを用いれ
は、５ｉ０２膜単層でもマスク層を構成づ゛ることがで
きる。

第３図（ａ）〜（ｉ）１第４図（ａ）〜、（ｉ）は、本
発明の第２の実施例を説明するための工程順の縦断面図
１平面図である。ここで、第３図（ａ＞、　　（ｂ）、
　　（ｃ）、　　（ｄ）、　　（ｅ）、　　（ｆ＞、（
ｇ）、（ｈ）、および（］）は、それぞれ第４図＜ａ、
）、＜ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ＞
、（ｌ＋、）、および（ｉ＞におζ）るＡ−Ａ’線での
縦断面図である。

また、本実施例においては、第１．第２のオーミック電
極形成領域はソース、ドしイン・オーミック電極形成領
域であり、ショットキー接触金属膜としてはＷＳｉ膜を
用いている。また、ドしイン側はＬ　Ｄ　Ｌ）　！ｆ４
造になっている。

ます、第３図（ａ）、第４図（ａ）に示すように、半絶
縁性半導体基板であるところのＧａＡｓ基板１上に選択
的に形成されたＴｌ型動作層２におけるソース　オーミ
ック電極形成領域上に、ＳｉＯ□マスク層３．およびＷ
Ｓｉマスク層４を形成する。

次に、第３図（ｂ）、第４図（ｂ）に示すように、ＣＶ
Ｄ法によるＷＳｉ膜からなるショットキー接触金属膜５
を全面に堆積する。

更に、第３図（Ｃ）、第４図（ｅ）に示すように、ゲー
ト配線となる部分をフォトレジス（・Ｍ６で覆った後、
異方性エツチングを行ない、マスク層３．４の側面に第
１の側壁であるところのＷＳｉ膜よりなるゲート電極５
ａを形成する。

次に、第３図（ｄ）、第４図（ｄ）に示すように、ＣＶ
Ｄ法によるＳｉＯ□Ｉ！！７を全面に成長させる。

更に、第３図（ｅ）、第４図（ｅ）に示すように、ＲＩ
Ｅ法により、ケート電極５ａの側面に第２の側壁である
ところの５ｉ０２［７からなるＳ　ｉ　０２　（Ｉ！Ｉ
壁７ａを形成する。続いて、マスク層３．４．ゲート電
極５ａ、およびＳｉＯ□側壁７ａをマスクにイオン注入
を行ない、ドレイン・オーミック電極形成領域に第１の
ｎ型オーミック層であるところのり、ＤＤ　ｎ型オーミ
ック層１７を形成する。

この第２の側壁であるところのＳ　ｉ　０２側壁７ａは
、ＬＤＤｎ型オーミック層１７とゲート電極５ａとの間
隔を与えるので、５ｉ０２膜７の膜厚は、ショートチャ
ネル効果、ゲート・ドレイン間耐圧１およびドレイン抵
抗を考慮して決める必要かある。

ここでのＬ　Ｄ　Ｄ　ｎ型オーミック層１７を形成する
ためのイオン注入には、フォトレジスト膜をマスクとし
て用いる必要が無いため、本発明の第１の実施例に比べ
、本実施例はフォトレジスト工程が１工程短縮される。

また、本実施例において、Ｌ　Ｄ　Ｄ　ｎ型オーミック
層１７の形成を省略するならば、更にイオン注入工程が
１工程短縮される。

たたしその場合には、ドレイン側のオーミック層の形成
か後工程で・ソース側と同時に形成されるため、５ｉ０
２側壁７ａの膜厚制御かより重要になる。

次に、ＷＳｉマスク層４をエッチバックにより除去した
後、第３図（ｆ）、第４図（ｆ）に示すように、フォト
レジスト膜１０ａをマスクにして、５ｉ０２マスク層３
を弗酸系のウェットエッチにより完全に除去する。

次に、第３図（ｇ）、第４図（ｇ）に示すように、ＣＶ
Ｄ法による５ｉ０２膜１］を全面に成長させる。

更に、第３図（ｈ）、第４図（ｈ）に示すように、ＲＩ
Ｅ法により、第１の側壁であるところのゲート電極５ａ
の側面、および第２の側壁であるところの５ｉ０２側壁
７ａの側面に、それぞれ第３の側壁であるところのＳｉ
○２膜１１からなるＳ　ｉ　０２側壁１１ａ、および５
ｉ０２側壁１１ｂを形成する。この場合、Ｓｉ○２側壁
１１ａの膜厚は、トランジスタ完成後のソースとゲート
電極との間隔を与えるので、所望のソース・ゲート間耐
圧およびソース抵抗を考慮して、Ｓｉ○２膜１１の膜厚
を決定する必要がある。

続いて、ゲート電極５ａ、Ｓｉ○２側壁７ａ。

５ｉ０２側壁１１ａ、５ｉ０２側壁１１ｂ、およびフォ
トレジスト膜１２をマスクにイオン注入を行ない、ソー
ス、ドレイン・オーミック電極形成領域に第２のｎ型オ
ーミック層であるところのｎ＋型オーミック層９，１３
を形成する。

次に、フォトレジスト膜１２を除去し、アルシン（Ａ！
３８３）雰囲気中でアニールすることにより、ｎ型動作
層２およびｎ＋型オーミック層９゜１３およびＬＤＤｎ
型オーミック層１７を活性化させる。

その後、第３図（ｉ）、第４図（ｉ）に示すように、ド
レイン、ソース・オーミック電極形成領域にオーミック
電極１６．１５を形成し、眉間絶縁膜１４を堆積してコ
ンタクトホールを開設し、ＭＥＳＦＥＴを完成させる。

第５図（ａ）〜（ｅ）は、本発明の第３の実施例を説明
するための工程順の縦断面図である。本実施例では、ｎ
型動作層中にｎ型オーミック層を形成し、更にその上に
ＭＯＣＶＤ法によるｎ１型オ一ミツク層を形成している
。

まず、第５図（ａ）に示すように、本発明の第１の実施
例における第１図（ａ）〜（ｄ）、第２図（ａ）〜（ｄ
）に示したのと同様の工程を経た後、マスク層３，４．
ゲート電極５ａ、５ｉ０２側壁７ａ、およびフォトレジ
スト膜８をマスクにイオン注入を行ない、ソース・オー
ミック電極形成領域のｎ型動作層２に第１のｎ型オーミ
ック層であるところのｎ型オーミック層１８を形成する
。このｎ型オーミック層１８は、ショートチャネル効果
を抑制するため、本発明の第１．第２の実施例における
ｎ＋型オーミック層９に比べ、ドース量を低くして形成
している。

その後、本発明の第１の実施例における第１図（ｆ）、
（ｇ）、第２図（ｆ）、（ｇ）に示したのと同様の工程
を経て、第５図（ｂ）に示す構造が得られる。

次に、第５図（ｃ）に示すように、まずフォトレジスト
膜１２を形成し、引き続いてＳｔ○２膜１１全１１性エ
ツチングしてＳｉＯ□膜１１ａ。

１１ｂを形成する。これにより、ＭＥＳＦＥＴ形成部の
周辺に、５ｉ０２膜１１ｃが残ることになる。

更にイオン注入を行ない、第２のｎ型オーミック層であ
るところのＬＤＤｎ型オーミック層１７、ｎ型オーミッ
ク層１９を、ドレイン、ソース・オーミック電極形成領
域に同時に形成する。

次に、第５図（ｄ）に示すように、フォトレジスト膜１
２を除去した後、ゲート電極５ａ、５ｔＯ２側壁７ａ、
ｌｌａ、ｌｌｂ、およびＳ　ｉ　０２膜１１ｃをマスク
したＭＯＣＶＤ法により、ドレイン、ソース・オーミッ
ク電極形成領域にｎ１型オ一ミツク層２０．２１を選択
成長させる。この際、ＧａＡｓ基板１全体が高温に晒さ
れるため、ｎ型動作層２およびｎ型オーミック層１８．
１９およびＬＤＤｎ型オーミック層１７は活性化させる
。

その後、第５図（ｅ）に示すように、ドレイン、ソース
・オーミック電極形成領域にオーミック電極１６．１５
を形成し、眉間絶縁膜１４を堆積してコンタクトホール
を開設し、ＭＥＳＦＥＴを完成させる。

本実施例では、ドレイン、ソース領域における高キャリ
ア濃度控部分であるｎ＋型オーミック層２０．２１がＧ
ａＡｓ基板１がら盛り上った構造にできるため、ソース
、トレイン抵抗を上げることなくショートチャネル効果
を低減することができる。

〔発明の効果〕

以上説明したように本発明は、マスク層の側面にショッ
トキー接触金属膜よりなる第１の側壁を形成してゲート
電極となすため、ゲート長の制御性が高められる。更に
、ゲート電極側面に形成した絶縁膜よりなる第２．およ
び第３の側壁の厚さにより、ソースおよびドレイン領域
を形成するｎ′型オーミック層、ｎ型オーミック層、Ｌ
ＤＤ層等のゲート電極に対する相対位置を制御し、かつ
、自己整合的に形成することかできるため、微細ゲート
を有し、かつ、特性のばらつきの少ないＭＥＳＦＥＴが
実現できる。

また、ソース側とドレイン側のｎ＋型オーミック層、１
〕型オ一ミツク層等のゲート電極からの距離を個別に設
定することができ、かつ、これらのキャリア濃度、深さ
等も個別に設定することができる。その結果、ソース抵
抗を高くすることなくショートチャネル効果を抑制し、
かつ、ドレイン・ゲート間の耐圧を向上させることが可
能となる。

【図面の簡単な説明】

第１図（ａ）〜（１）、第２図（ａ、　）〜（１）は本
発明の第１の実施例を説明するための工程順の縦断面図
、平面図、第３図（ａ）〜（ｊ）。第４図＜　ａ　）〜（ｉ）は本発明の第２の実施例を説
明するための工程順の縦断面図、平面図、第５図（ａ）
〜（ｅ）は本発明の第３の実施例を説明するための工程
順の縦断面図、第６図（ａ）〜（ｅ）は従来のＭＥＳＦ
ＥＴの製造方法を説明するための工程順の縦断面図であ
る。１・・・ＧａＡｓ基板、２・・・ｎ型動作層、３・・・
５）０２マスク層、４・・・ＷＳｊマスク層、５・・・
ショットキー接触金属膜、５ａ・・・ゲート電極、６，
８゜１０．１０ａ、１２・・・フォトレジスト膜、７゜
］　１．１１ｃｍ−−８ｉ０２膜、７ａ、ｌｌａ、１１
ｂ−−−６ｉ０２側壁、９，９ａ、１３，２Ｏ，２１・
・・ｎ　”Ｖ型オーミック層、】４・・・層間絶縁膜、
１５．１６・・・オーミック電極、１７・・・ＬＤＤｎ
型オーミック層、１８．１９・・・ｎ型オーミック層。代理入弁理士内原　　晋尤　１　図ｉ　　１　　図力１図３２図、Ｐ１２　　図、？１２図力　３　図兜　３　図力　３　図声　４　図党　４　図売　４　図第　５　図尤　５　回力　　６　図第　６　図

Claims

【特許請求の範囲】ショットキーゲート型電界効果トランジスタの製造方法
において、半絶縁性半導体基板上にｎ型の動作層を形成する工程と
、前記ｎ型の動作層における第１のオーミック電極形成領
域上にマスク層を形成し、該マスク層の側面にゲート電
極となるショットキー接触金属膜よりなる第１の側壁を
形成する工程と、前記第１の側壁の側面に、絶縁膜からなる第２の側壁を
形成する工程と、前記マスク層、前記第１の側壁、および前記第２の側壁
をマスクにして、第２のオーミック電極形成領域に第１
のオーミック層を形成する工程と、前記マスク層を除去し、前記第１の側壁、並びに前記第
２の側壁の側面に、絶縁膜からなる第３の側壁を形成す
る工程と、前記第１の側壁、前記第２の側壁、および前記第３の側
壁をマスクにして、前記第１のオーミック電極形成領域
、並びに前記第２のオーミック電極形成領域に第２のオ
ーミック層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。