JPH0195564A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0195564A JPH0195564A JP62254146A JP25414687A JPH0195564A JP H0195564 A JPH0195564 A JP H0195564A JP 62254146 A JP62254146 A JP 62254146A JP 25414687 A JP25414687 A JP 25414687A JP H0195564 A JPH0195564 A JP H0195564A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D30/83—FETs having PN junction gate electrodes
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Y10S148/105—Masks, metal
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は■−ｖ族の化合物半導体基板を用いた接合型
電界効果型の半導体装置の製造方法に関する。
電界効果型の半導体装置の製造方法に関する。
（従来の技術）
電界効果型の半導体装置いわゆるＦＥＴのうち、■−ｖ
族の化合物半導体を基板として用いたちのにＧａＡＳＦ
ＥＴ等がある。このＧａＡＳＦＥＴはジットキーバリヤ
・ゲートを用いた、いわゆるＭＥＳ型のものがプロセス
の簡便さから広く使用されている。他方、接合型ＦＥＴ
（以下、Ｊ−ＦＥＴと称する）は、接合のバリヤハイ
ドφＢを１Ｖ以上と大きくとることができ、ノーマリ−
オフ型としても十分な動作余裕が得られることや、イオ
ン注入によりＮチャネル及びＰチャネルの両構造のもの
が製造可能であり、相補型回路構成が実現できること、
等の利点がある。しかし、ゲート部の微細加工がＭＥＳ
型のものに比較して困難であり、その発展が今なお遅れ
ている状況にある。
族の化合物半導体を基板として用いたちのにＧａＡＳＦ
ＥＴ等がある。このＧａＡＳＦＥＴはジットキーバリヤ
・ゲートを用いた、いわゆるＭＥＳ型のものがプロセス
の簡便さから広く使用されている。他方、接合型ＦＥＴ
（以下、Ｊ−ＦＥＴと称する）は、接合のバリヤハイ
ドφＢを１Ｖ以上と大きくとることができ、ノーマリ−
オフ型としても十分な動作余裕が得られることや、イオ
ン注入によりＮチャネル及びＰチャネルの両構造のもの
が製造可能であり、相補型回路構成が実現できること、
等の利点がある。しかし、ゲート部の微細加工がＭＥＳ
型のものに比較して困難であり、その発展が今なお遅れ
ている状況にある。
ところで、Ｊ−ＦＥＴはゲート領域の形成方法によって
、拡散接合型、イオン注入接合型、エピタキシャル成長
接合型等、種々の形式のものがあるが、いずれのものも
ゲート電極の取り出しが問題になっている。すなわち、
従来ではゲート領域を形成した後、この上にマスク合せ
−によってゲート電極を位置合せし、リフトオフ法ある
いはエツチング法で形成する方法や、ゲート領域上には
ゲート電極を直接設けず、ゲート領域と導通した一部の
領域を介してゲート電極とコンタクトをとる方法がある
。
、拡散接合型、イオン注入接合型、エピタキシャル成長
接合型等、種々の形式のものがあるが、いずれのものも
ゲート電極の取り出しが問題になっている。すなわち、
従来ではゲート領域を形成した後、この上にマスク合せ
−によってゲート電極を位置合せし、リフトオフ法ある
いはエツチング法で形成する方法や、ゲート領域上には
ゲート電極を直接設けず、ゲート領域と導通した一部の
領域を介してゲート電極とコンタクトをとる方法がある
。
ところで、ゲート領域は微小領域である。その理由は、
素子の性能因子としての相互コンダクタンスｇｍはＷ（
チャネル幅）／Ｌ（チャネル長）−に比例するため、Ｑ
ｌｌｌの値を小さくするにはＷが細（、かつＬが長くな
らざるを得ない。問題はこの１μｍ〜２μｍ程度の微小
領域上にゲート電極を位置決めするには、マスク合せの
精度を轟く見積もっても歩留り等の量産性の観点からし
て実施は不可能である。
素子の性能因子としての相互コンダクタンスｇｍはＷ（
チャネル幅）／Ｌ（チャネル長）−に比例するため、Ｑ
ｌｌｌの値を小さくするにはＷが細（、かつＬが長くな
らざるを得ない。問題はこの１μｍ〜２μｍ程度の微小
領域上にゲート電極を位置決めするには、マスク合せの
精度を轟く見積もっても歩留り等の量産性の観点からし
て実施は不可能である。
また、ゲート領域と導通した一部領域を介する方法は、
ゲートの引き回しが半導体層でなされることになり、金
属配線に比べて約１〜２桁だけゲート抵抗が増大する。
ゲートの引き回しが半導体層でなされることになり、金
属配線に比べて約１〜２桁だけゲート抵抗が増大する。
従って、このような方法は、低周波用ＦＥＴでは影菅は
小さいが、高周波になるに従い素子の性能である雑音指
数（ＮＦ）や利得が低下するため、主に高周波の用途で
は好ましくない。
小さいが、高周波になるに従い素子の性能である雑音指
数（ＮＦ）や利得が低下するため、主に高周波の用途で
は好ましくない。
（発明が解決しようとする問題点）
このように従来の製造方法において、ゲート領域に対し
てゲート電極を位置決めする方法は歩留り等の量産性の
観点からして実施は不可能であり、。
てゲート電極を位置決めする方法は歩留り等の量産性の
観点からして実施は不可能であり、。
ゲート領域と導通した一部領域を介する他の方法では性
能が劣化し、高周波用途には使用できな（Ｘという問題
がある。
能が劣化し、高周波用途には使用できな（Ｘという問題
がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、微小寸法のゲート領域に対してゲー
ト電極を高精度に位置決めすることができ、かつ高周波
用途に適したものを製造することができる半導体装置の
製造方法を提供することにある。
あり、その目的は、微小寸法のゲート領域に対してゲー
ト電極を高精度に位置決めすることができ、かつ高周波
用途に適したものを製造することができる半導体装置の
製造方法を提供することにある。
［発明の構成］
（問題点を解決するための手段）
この発明の半導体装置の製造方法は、化合物半導体基板
に不純物イオンを注入してその表面に第１導電型の第１
イオン注入層を形成する工程と、上記基板の全面に第１
絶ｎ膜を形成する工程と、一部に第１の開口部を有する
第２絶縁膜を上記第１絶縁膜上に形成する工程と、上記
第２絶縁膜をマスクとして用いた選択蝕刻法により上記
第１絶縁膜に第２の開口部を形成する工程と、上記第２
絶縁膜の第１の開口部を通じて不純物イオンを上記第１
イオン注入層に注入しその表面に第２導電型の第２イオ
ン注入層を形成する工程と、上記第一２絶縁膜を残した
状態で少なくともゝ最下層が高融点金属層もしくは高融
点金属を含む層からなる導電体層を堆積する工程と、上
記第２絶縁膜を除去することによりその表面上の導電体
層を除去し第２絶縁膜の第１の開口部を通じて基板の露
出面上に堆積された導電体層のみを残して表面電極を形
成する工程と、アニール処理を行なって上記第１、第２
イオン注入層を活性化する工程とから構成されている。
に不純物イオンを注入してその表面に第１導電型の第１
イオン注入層を形成する工程と、上記基板の全面に第１
絶ｎ膜を形成する工程と、一部に第１の開口部を有する
第２絶縁膜を上記第１絶縁膜上に形成する工程と、上記
第２絶縁膜をマスクとして用いた選択蝕刻法により上記
第１絶縁膜に第２の開口部を形成する工程と、上記第２
絶縁膜の第１の開口部を通じて不純物イオンを上記第１
イオン注入層に注入しその表面に第２導電型の第２イオ
ン注入層を形成する工程と、上記第一２絶縁膜を残した
状態で少なくともゝ最下層が高融点金属層もしくは高融
点金属を含む層からなる導電体層を堆積する工程と、上
記第２絶縁膜を除去することによりその表面上の導電体
層を除去し第２絶縁膜の第１の開口部を通じて基板の露
出面上に堆積された導電体層のみを残して表面電極を形
成する工程と、アニール処理を行なって上記第１、第２
イオン注入層を活性化する工程とから構成されている。
さらにこの半導体装置の製造方法は、化合物半導体基板
上に第１導電型の半導体領域を形成する工程と、一部に
開口部を有する絶縁膜を上記半導体領域上に形成する工
程と、上記絶縁膜をマスクとして用いた選択蝕刻法によ
り上記半導体領域の表面に溝を形成する工程と、上記絶
縁膜の開口部を通じて不純物イオンを上記溝内に注入し
半導体領域の表面に第２導電型のイオン注入層を形成す
る工程と、上記絶縁膜を残した状態で少なくとも最下層
が高融点金属層もしくは高融点金属を含む層からなる導
電体層を堆積する工程と、上記絶縁膜を除去することに
よりその表面上の導電体層を除去し、上記絶縁膜の開口
部を通じて半導体領域の表面上に堆積された導電体層の
みを残して表面電極を形成する工程と、アニール処理を
行なって上記イオン注入層を活性化する工程とから構成
されている。
上に第１導電型の半導体領域を形成する工程と、一部に
開口部を有する絶縁膜を上記半導体領域上に形成する工
程と、上記絶縁膜をマスクとして用いた選択蝕刻法によ
り上記半導体領域の表面に溝を形成する工程と、上記絶
縁膜の開口部を通じて不純物イオンを上記溝内に注入し
半導体領域の表面に第２導電型のイオン注入層を形成す
る工程と、上記絶縁膜を残した状態で少なくとも最下層
が高融点金属層もしくは高融点金属を含む層からなる導
電体層を堆積する工程と、上記絶縁膜を除去することに
よりその表面上の導電体層を除去し、上記絶縁膜の開口
部を通じて半導体領域の表面上に堆積された導電体層の
みを残して表面電極を形成する工程と、アニール処理を
行なって上記イオン注入層を活性化する工程とから構成
されている。
（作用）
この発明の方法では、ゲート領域形成のためのイオン注
入用のマスクとして使用する絶縁膜をゲート電極材料堆
積用のマスクとしても使用することにより、ゲート領域
に対してゲート電極が自己整合的に形成される。
入用のマスクとして使用する絶縁膜をゲート電極材料堆
積用のマスクとしても使用することにより、ゲート領域
に対してゲート電極が自己整合的に形成される。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図（ａ）ないしくｆ）は、この発明をイオン注入接
合型のＪ−ＦＥＴの製造方法に実施した場合の各工程を
順次示す断面図である。
合型のＪ−ＦＥＴの製造方法に実施した場合の各工程を
順次示す断面図である。
まず、ＧａＡＳ基板１０にＳｌを選択的にイオン注入す
る。このとき、ソース、ドレイン形成予定領域には、イ
オンの加速電圧Ｖａｃを１８０ＫｅＶ。
る。このとき、ソース、ドレイン形成予定領域には、イ
オンの加速電圧Ｖａｃを１８０ＫｅＶ。
ドーズｆｆ１Ｑｄを５×１０１３／ｃｍ２の条件でイオ
ン注入を行なってイオン注入層１１及び１２を形成する
。また、チャネル形成予定領域には、イオンの加速電圧
Ｖａｃを１００ＫｅＶ、ドーズ量Ｑｄを３Ｘ１０’ ２
／ｃｍ２の条件でイオン注入を行なってイオン注入層１
３を形成する（第１図（ａ））。
ン注入を行なってイオン注入層１１及び１２を形成する
。また、チャネル形成予定領域には、イオンの加速電圧
Ｖａｃを１００ＫｅＶ、ドーズ量Ｑｄを３Ｘ１０’ ２
／ｃｍ２の条件でイオン注入を行なってイオン注入層１
３を形成する（第１図（ａ））。
次に全面にＣＶＤ （化学的気相成長法法）によって５
１０２１１ｇ１４を５０００人の厚みに形成し、その上
にゲート領域に対応した箇所に開口部１５を有するフォ
トレジスト膜１６を形成する。続いて、このフォトレジ
ストｖＡ１６をマスクに用いて上記５ｉＯ２１１１４を
ＮＨ４Ｆ溶液を用いた等方性エツチング技術によってエ
ツチングし、Ｓ ｉ ０２１１１４に開口部１７を形成
する。この後、上記開口部１５及び１７を通じてイオン
注入層１３の表面にｚｎを加速電圧ｙａｃが８０ＫｅＶ
、ドーズ量ＱｄがｌＸ１０１ ’ ／ｃｍ”の条件でイ
オン注入し、イオン注入Ｗｉ１Ｂを形成する（第１図（
ｂ））。
１０２１１ｇ１４を５０００人の厚みに形成し、その上
にゲート領域に対応した箇所に開口部１５を有するフォ
トレジスト膜１６を形成する。続いて、このフォトレジ
ストｖＡ１６をマスクに用いて上記５ｉＯ２１１１４を
ＮＨ４Ｆ溶液を用いた等方性エツチング技術によってエ
ツチングし、Ｓ ｉ ０２１１１４に開口部１７を形成
する。この後、上記開口部１５及び１７を通じてイオン
注入層１３の表面にｚｎを加速電圧ｙａｃが８０ＫｅＶ
、ドーズ量ＱｄがｌＸ１０１ ’ ／ｃｍ”の条件でイ
オン注入し、イオン注入Ｗｉ１Ｂを形成する（第１図（
ｂ））。
次にゲート電極形成用の金属として第１層に１０００人
の厚みのＴｉＷ層を、第２ＷＡに５０００人の厚みのＡ
ｕ層をそれぞれＡｒガス雰囲気中のスパッタリング法に
より堆積して導電体層１９を形成する。このとき、Ｓｉ
Ｏ２膜１４膜形４された開口部１７を通じてイオン注入
１１ｉ１３の表面にも導電体層１９Ａが形成される（第
１図（Ｃ））。
の厚みのＴｉＷ層を、第２ＷＡに５０００人の厚みのＡ
ｕ層をそれぞれＡｒガス雰囲気中のスパッタリング法に
より堆積して導電体層１９を形成する。このとき、Ｓｉ
Ｏ２膜１４膜形４された開口部１７を通じてイオン注入
１１ｉ１３の表面にも導電体層１９Ａが形成される（第
１図（Ｃ））。
なお、この導電体Ｍ１９としては、この後のアニールに
よってもゲート領域とのオーミック接触が劣化しないよ
うな材料であればよく、他にＴｉＷ層、ＷＮ層、ＷＳｉ
ｌ等からなる高融点金属を含む層やＷＮｉｉとＡｕ層の
二層構造等、ＧａＡＳ基板１０と接触する層が高融点金
属からなる構造が使用できる。
よってもゲート領域とのオーミック接触が劣化しないよ
うな材料であればよく、他にＴｉＷ層、ＷＮ層、ＷＳｉ
ｌ等からなる高融点金属を含む層やＷＮｉｉとＡｕ層の
二層構造等、ＧａＡＳ基板１０と接触する層が高融点金
属からなる構造が使用できる。
次に上記フォトレジスト膜１６を除去することによりそ
の表面に形成された導電体層１９も同時に除去する。す
なわち、いわゆるリフトオフによって導電体層１９を除
去することによってイオン注入層１３の表面に形成され
た導電体ＷＪ１９Ａのみを残し、ゲート電極２０を形成
する。（第１図（ｄ））。
の表面に形成された導電体層１９も同時に除去する。す
なわち、いわゆるリフトオフによって導電体層１９を除
去することによってイオン注入層１３の表面に形成され
た導電体ＷＪ１９Ａのみを残し、ゲート電極２０を形成
する。（第１図（ｄ））。
次に上記５ｉ０２１１１１４を除去した後、ＣＶＤによ
り全面にＰＳＧｇ！２１を５０００人の厚さで形成し、
しかる後、Ａｒガス雰囲気中で８００℃、１５分のアニ
ール処理を行ない、既にイオン注入した不純物を活性化
してＮ＋型のソース、ドレイン領域２２．２３、Ｎ型の
チャネル領域２４及びＰ型のゲート領域２５をそれぞれ
形成する（第１図（ｅ））。
り全面にＰＳＧｇ！２１を５０００人の厚さで形成し、
しかる後、Ａｒガス雰囲気中で８００℃、１５分のアニ
ール処理を行ない、既にイオン注入した不純物を活性化
してＮ＋型のソース、ドレイン領域２２．２３、Ｎ型の
チャネル領域２４及びＰ型のゲート領域２５をそれぞれ
形成する（第１図（ｅ））。
これと同時にゲート電極２０がゲート領域２５の表面に
対してオーミック接触し、ゲート構造が完成する。
対してオーミック接触し、ゲート構造が完成する。
最後に、第１層がＧｅを５％含む２０００人の厚みのＡ
ｕＧｅ膜及び第２層が１０００人の厚みのソース電極２
６及びドレイン電極２７を例えばリフトオフ法によって
形成し、この後、４００℃で３分間のアロイ化を行なっ
てオーミック接触を図り、所望のＪ−ＦＥＴ構造が完成
する（第１図（ｆ））。
ｕＧｅ膜及び第２層が１０００人の厚みのソース電極２
６及びドレイン電極２７を例えばリフトオフ法によって
形成し、この後、４００℃で３分間のアロイ化を行なっ
てオーミック接触を図り、所望のＪ−ＦＥＴ構造が完成
する（第１図（ｆ））。
このような方法によって製造されるＦＥＴでは、ゲート
領域２５上にゲート電極２０が直接接触することになる
ので、ゲート抵抗を十分に低減することができ、高周波
における雑音指数や利得を損うことがない。また、Ｐ型
のゲート領域２５とゲート電極２０とはフォトレジスト
ｇ！１６の同じ開口部１５を通じてイオン注入もしくは
スパッタリングが行なわれることによって形成され、両
者は自己整合的に位置合せが行なわれる。このため、ゲ
ート領域２５を微小寸法で形成しても、歩留りを落とさ
ずにゲート電極２０を配置することができる。
領域２５上にゲート電極２０が直接接触することになる
ので、ゲート抵抗を十分に低減することができ、高周波
における雑音指数や利得を損うことがない。また、Ｐ型
のゲート領域２５とゲート電極２０とはフォトレジスト
ｇ！１６の同じ開口部１５を通じてイオン注入もしくは
スパッタリングが行なわれることによって形成され、両
者は自己整合的に位置合せが行なわれる。このため、ゲ
ート領域２５を微小寸法で形成しても、歩留りを落とさ
ずにゲート電極２０を配置することができる。
ところで、上記実施例の方法ではゲート電極２０を形成
した後にアニール処理を行なってＮ＋型のソース、ドレ
イン領ｔ４ｔ２２．２３、Ｎ型のチャネル領域２４及び
Ｐ型のゲート領域２５を形成している。そして、イオン
注入１１１１８の活性化の際にゲート領域２５は横方向
に伸びるため、ゲート電極２０がチャネル領域２４と接
触する恐れはほとんどない。しかしながら、イオン注入
される不純物は基板１０に対してほぼ垂直に入射するが
、スパッタリング法によるゲート電極材料はプラネタリ
−の設定角度に振られるので、極めて希ではあるがゲー
ト電極２０がチャネル領域２４と接触することも考えら
れる。
した後にアニール処理を行なってＮ＋型のソース、ドレ
イン領ｔ４ｔ２２．２３、Ｎ型のチャネル領域２４及び
Ｐ型のゲート領域２５を形成している。そして、イオン
注入１１１１８の活性化の際にゲート領域２５は横方向
に伸びるため、ゲート電極２０がチャネル領域２４と接
触する恐れはほとんどない。しかしながら、イオン注入
される不純物は基板１０に対してほぼ垂直に入射するが
、スパッタリング法によるゲート電極材料はプラネタリ
−の設定角度に振られるので、極めて希ではあるがゲー
ト電極２０がチャネル領域２４と接触することも考えら
れる。
−第２図（ａ）ないしは（Ｃ）は、上記のようなゲート
電極２０とチャーネル領域２４との接触を防止できるよ
うにしたこの発明の他の実施例による方法の工程を順次
示す断面図である。この実施例の方法では、前記第１図
（ａ）から（Ｃ）の工程までは同様である。その後、リ
フトオフによって導電体層１９を除去し、導電体層１９
Ａのみを残してゲート電極２０を形成する。続いて、前
記Ｓ ｉ ０２膜１４及びゲート電極２０をマスクにし
て再びｚｎを加速電圧Ｖａｃが８０ＫｅＶ、ドーズｌＱ
ｄが１Ｘ１０１！Ｉ／ｃｍ２の条件でイオン注入するこ
とにより、寸法が拡大されたイオン注入ＦＩＪ１８を形
成する（第２図（ａ））。
電極２０とチャーネル領域２４との接触を防止できるよ
うにしたこの発明の他の実施例による方法の工程を順次
示す断面図である。この実施例の方法では、前記第１図
（ａ）から（Ｃ）の工程までは同様である。その後、リ
フトオフによって導電体層１９を除去し、導電体層１９
Ａのみを残してゲート電極２０を形成する。続いて、前
記Ｓ ｉ ０２膜１４及びゲート電極２０をマスクにし
て再びｚｎを加速電圧Ｖａｃが８０ＫｅＶ、ドーズｌＱ
ｄが１Ｘ１０１！Ｉ／ｃｍ２の条件でイオン注入するこ
とにより、寸法が拡大されたイオン注入ＦＩＪ１８を形
成する（第２図（ａ））。
この後は第１図の場合と同様、まず、ＣＶＤにより全面
にＰＳＧｇ１２１を５０００人の厚さで形成し、しかる
後、Ａｒガス雰囲気中で８００℃、１５分のアニール処
理を行ない、既にイオン注入した不純物を活性化してＮ
＋型のソース、ドレイン領域２２．２３、Ｎ型のチャネ
ル領域２４及びＰ型のゲート領域２５をそれぞれ形成す
る（第２図（ｂ））。
にＰＳＧｇ１２１を５０００人の厚さで形成し、しかる
後、Ａｒガス雰囲気中で８００℃、１５分のアニール処
理を行ない、既にイオン注入した不純物を活性化してＮ
＋型のソース、ドレイン領域２２．２３、Ｎ型のチャネ
ル領域２４及びＰ型のゲート領域２５をそれぞれ形成す
る（第２図（ｂ））。
続いて、ソース電穫２６及びドレイン電極２７を形成し
、この後にアロイ化を行なってオーミック接触を図り、
所望のＪ−ＦＥＴ構造が完成する（第２図（Ｃ））。
、この後にアロイ化を行なってオーミック接触を図り、
所望のＪ−ＦＥＴ構造が完成する（第２図（Ｃ））。
このような方法によれば、ゲート電極２０に対しゲート
領域２５が横方向に広がって形成されるため、ゲート電
極２０とチャネル領域２４との接触が防止できる。
領域２５が横方向に広がって形成されるため、ゲート電
極２０とチャネル領域２４との接触が防止できる。
第３図（ａ）ないしくｅ）は、この発明をエピタキシャ
ル成長接合型のＪ−ＦＥＴの製造方法に実施した場合の
各工程を順次示す断面図である。
ル成長接合型のＪ−ＦＥＴの製造方法に実施した場合の
各工程を順次示す断面図である。
まず、ＧａＡＳ基板３０上にエピタキシャル成長法によ
ってＮ型のＧａＡＳ半導体領域３１を形成する。次に、
その上にゲート領域に対応した箇所に開口部３２を有す
るフォトレジストＷＡ３３を形成し、続いて、このフォ
トレジスト［１３３をマスクに用いて上記Ｎ型ＧａＡＳ
半導体領域３１をエツチングし、目的とする同値に対応
した深さの溝３４を形成する。
ってＮ型のＧａＡＳ半導体領域３１を形成する。次に、
その上にゲート領域に対応した箇所に開口部３２を有す
るフォトレジストＷＡ３３を形成し、続いて、このフォ
トレジスト［１３３をマスクに用いて上記Ｎ型ＧａＡＳ
半導体領域３１をエツチングし、目的とする同値に対応
した深さの溝３４を形成する。
このときのエツチングは、例えばリン酸が３、過酸化水
溶液が１、−純水が５０の容積比のエツチンーグ溶液を
用いて行なう（第３図（ａ））。
溶液が１、−純水が５０の容積比のエツチンーグ溶液を
用いて行なう（第３図（ａ））。
この後、上記フォトレジストｌｌ３３の開口部３２を通
じて溝３４の底部に対応したＮ型ＧａＡｓ半導体領域３
１にｚｎを加速電圧ＶａＣが８０ＫｅＶ、ドーズ量Ｑｄ
が１Ｘ１０１’／Ｃｍ２の条件でイオン注入し、イオン
注入１ｌ１３５を形成する（第３図（ｂ））。
じて溝３４の底部に対応したＮ型ＧａＡｓ半導体領域３
１にｚｎを加速電圧ＶａＣが８０ＫｅＶ、ドーズ量Ｑｄ
が１Ｘ１０１’／Ｃｍ２の条件でイオン注入し、イオン
注入１ｌ１３５を形成する（第３図（ｂ））。
次ｉゲート電極形成用の金属として第１層に１０００、
人の厚みのＴｉＷ層を、第２１に５０００人の厚みのＡ
ｕ１ｍをそれぞれＡｒガス雰囲気中のスパッタリング法
により堆積して導電体Ｈ３６を形成する。このとき、フ
ォトレジスト膜３３に形成された開口部３２を通じてイ
オン注入層３５の表面にも導電体層３６Ａが形成される
（第３図（Ｃ））。なお、第１図の実施例の場合と同様
、この導電体層３６としてはこの後のアニールによって
もゲート領域とのオーミック接触が劣化しないような材
料であればよく、他にＴｉＷ層、ＷＮｉｌ。
人の厚みのＴｉＷ層を、第２１に５０００人の厚みのＡ
ｕ１ｍをそれぞれＡｒガス雰囲気中のスパッタリング法
により堆積して導電体Ｈ３６を形成する。このとき、フ
ォトレジスト膜３３に形成された開口部３２を通じてイ
オン注入層３５の表面にも導電体層３６Ａが形成される
（第３図（Ｃ））。なお、第１図の実施例の場合と同様
、この導電体層３６としてはこの後のアニールによって
もゲート領域とのオーミック接触が劣化しないような材
料であればよく、他にＴｉＷ層、ＷＮｉｌ。
ＷＳｉｌｉ等からなる高融点金属を含む層やＷＮ層とＡ
ｕ層の二層構造等、Ｎ型ＧａＡｓ半導体領域３１と接触
する層が高融点金属からなる構造が使用できる。
ｕ層の二層構造等、Ｎ型ＧａＡｓ半導体領域３１と接触
する層が高融点金属からなる構造が使用できる。
次に上記フォトレジストＷｉ３３を除去することにより
、その表面に形成された導電体層３６を同時に除去する
。すなわち、いわゆるリフトオフによって導電体層３６
を除去し、これによりＮ型ＧａＡｓ半導体領域３１の表
面に形成された導電体層３６Ａのみを残すことによって
ゲート電極３７を形成する。
、その表面に形成された導電体層３６を同時に除去する
。すなわち、いわゆるリフトオフによって導電体層３６
を除去し、これによりＮ型ＧａＡｓ半導体領域３１の表
面に形成された導電体層３６Ａのみを残すことによって
ゲート電極３７を形成する。
この後、ＣＶＤにより全面にＰＳＧｌｉ３８を５０００
人の厚さで形成し、しかる後、Ａｒガス雰囲気中で８０
０℃、１５分のアニール処理を行ない、既にイオン注入
した不純物を活性化してＰ型のゲート領域３９を形成す
る（第３図（ｄ））。
人の厚さで形成し、しかる後、Ａｒガス雰囲気中で８０
０℃、１５分のアニール処理を行ない、既にイオン注入
した不純物を活性化してＰ型のゲート領域３９を形成す
る（第３図（ｄ））。
これと同時にゲート電極３７がゲート領域３９の表面に
対してオーミック接触し、ゲート構造が完成する。
対してオーミック接触し、ゲート構造が完成する。
最後に、第１ＷＪがＧｅを５％含む２ＯｏＯ人の厚みの
ＡｕＧｅ膜及び第２層が１０００人の厚みのソース電極
４０及びドレイン電極４１を例えばリフトオフ法によっ
て形成し、この後、４００℃で、３分間のアロイ化を行
なってオーミック接触を図り、所望のＪ−ＦＥＴ構造が
完成する（第３図（ｅ））。
ＡｕＧｅ膜及び第２層が１０００人の厚みのソース電極
４０及びドレイン電極４１を例えばリフトオフ法によっ
て形成し、この後、４００℃で、３分間のアロイ化を行
なってオーミック接触を図り、所望のＪ−ＦＥＴ構造が
完成する（第３図（ｅ））。
このような方法によって製造されるＦＥＴでも、ゲート
領域３９上にゲート電極３１が直接接触することになる
ので、ゲート抵抗を十分に低減することができ、高周波
における雑音指数や利得を損うことがない。また、Ｐ型
のゲート領域３９とゲート電極３７とはフォトレジスト
１１１３３の同じ開口部３２を通じてイオン注入もしく
はスパッタリングが行なわれることによって形成され、
両者は自己整合的に位置合せが行なわれる。このため、
ゲート領域３９を微小寸法で形成しても、歩留りを落と
さずにゲ−上電極３７を配置することができる。
領域３９上にゲート電極３１が直接接触することになる
ので、ゲート抵抗を十分に低減することができ、高周波
における雑音指数や利得を損うことがない。また、Ｐ型
のゲート領域３９とゲート電極３７とはフォトレジスト
１１１３３の同じ開口部３２を通じてイオン注入もしく
はスパッタリングが行なわれることによって形成され、
両者は自己整合的に位置合せが行なわれる。このため、
ゲート領域３９を微小寸法で形成しても、歩留りを落と
さずにゲ−上電極３７を配置することができる。
［発明の効果］
以上説明したようにこの発明の方法によれば、微小寸法
のゲート領域に対してゲート電極を高精度に位置決めす
ることができ、かつ高周波用途に適したものを製造する
ことができる。
のゲート領域に対してゲート電極を高精度に位置決めす
ることができ、かつ高周波用途に適したものを製造する
ことができる。
第１図（ａ）ないしくｆ）はこの発明の一実施例の方法
による工程を順次示す断面図、第２図（ａ）ないしくＣ
）はこの発明の他の実施例の方法による工程を順次示す
断面図、第３図（ａ）ないしくｅ）はこの発明のさらに
他の実施例の方法による工程を順次示す断面図である。 １０、３０・Ｇ ａ Ａ Ｓ Ｉ板、１１．１２．１３
．１８．３５−・・イオン注入層、１４・・・ＳｉＯ２
膜、１５．１７．３２・・・開口部、１６．３３・・・
フォトレジスト膜、１１・・・開口部、１９、３６・・
・導電体層、２０．３７・・・ゲート電極、２１．３８
・・・ＰＳＧ膜、２２・・・ソース領域、２３・・・ド
レイン領域。 ２４・・・チャネル領域、２５．３９・・・ゲート領域
、２６．４０・・・ソース電極、２７．４１・・・トレ
イン電極、３１・・・ＧａＡｓ半導体領域、３４・・・
溝。 出願人代理人 弁理士 鈴江武彦 ｊ１１１図 第１図 ２イ
による工程を順次示す断面図、第２図（ａ）ないしくＣ
）はこの発明の他の実施例の方法による工程を順次示す
断面図、第３図（ａ）ないしくｅ）はこの発明のさらに
他の実施例の方法による工程を順次示す断面図である。 １０、３０・Ｇ ａ Ａ Ｓ Ｉ板、１１．１２．１３
．１８．３５−・・イオン注入層、１４・・・ＳｉＯ２
膜、１５．１７．３２・・・開口部、１６．３３・・・
フォトレジスト膜、１１・・・開口部、１９、３６・・
・導電体層、２０．３７・・・ゲート電極、２１．３８
・・・ＰＳＧ膜、２２・・・ソース領域、２３・・・ド
レイン領域。 ２４・・・チャネル領域、２５．３９・・・ゲート領域
、２６．４０・・・ソース電極、２７．４１・・・トレ
イン電極、３１・・・ＧａＡｓ半導体領域、３４・・・
溝。 出願人代理人 弁理士 鈴江武彦 ｊ１１１図 第１図 ２イ
Claims (11)
- （１）化合物半導体基板に不純物イオンを注入してその
表面に第１導電型の第１イオン注入層を形成する工程と
、上記基板の全面に第１絶縁膜を形成する工程と、一部
に第１の開口部を有する第２絶縁膜を上記第１絶縁膜上
に形成する工程と、上記第２絶縁膜をマスクとして用い
た選択蝕刻法により上記第１絶縁膜に第２の開口部を形
成する工程と、上記第２絶縁膜の第１の開口部を通じて
不純物イオンを上記第１イオン注入層に注入しその表面
に第２導電型の第２イオン注入層を形成する工程と、上
記第２絶縁膜を残した状態で少なくとも最下層が高融点
金属層もしくは高融点金属を含む層からなる導電体層を
堆積する工程と、上記第２絶縁膜を除去することにより
その表面上の導電体層を除去し第２絶縁膜の第１の開口
部を通じて基板の露出面上に堆積された導電体層のみを
残して表面電極を形成する工程と、アニール処理を行な
って上記第１、第２イオン注入層を活性化する工程とを
具備したことを特徴とする半導体装置の製造方法。 - （２）前記基板に不純物イオンを注入してその表面に第
１導電型の第１イオン注入層を形成する工程が、不純物
イオンの加速エネルギー及びドーズ量が異なつた２回の
イオン注入工程により行なわれる特許請求の範囲第１項
に記載の半導体装置の製造方法。 - （３）前記第１絶縁膜に第２の開口部を形成する工程が
等方性蝕刻法により行なわれる特許請求の範囲第１項に
記載の半導体装置の製造方法。 - （４）前記導電体層を堆積する工程がスパッタリング法
により行なわれる特許請求の範囲第１項に記載の半導体
装置の製造方法。 - （５）前記化合物半導体基板がIII−Ｖ族化合物半導体
基板である特許請求の範囲第１項に記載の半導体装置の
製造方法。 - （６）前記第２絶縁膜が感光性樹脂膜である特許請求の
範囲第１項に記載の半導体装置の製造方法。 - （７）前記表面電極を形成した後にこの表面電極及び前
記第１絶縁膜をマスクに第２導電型の不純物イオンを前
記第１イオン注入層内に注入するようにした特許請求の
範囲第１項に記載の半導体装置の製造方法。 - （８）化合物半導体基板上に第１導電型の半導体領域を
形成する工程と、一部に開口部を有する絶縁膜を上記半
導体領域上に形成する工程と、上記絶縁膜をマスクとし
て用いた選択蝕刻法により上記半導体領域の表面に溝を
形成する工程と、上記絶縁膜の開口部を通じて不純物イ
オンを上記溝内に注入し半導体領域の表面に第２導電型
のイオン注入層を形成する工程と、上記絶縁膜を残した
状態で少なくとも最下層が高融点金属層もしくは高融点
金属を含む層からなる導電体層を堆積する工程と、上記
絶縁膜を除去することによりその表面上の導電体層を除
去し、上記絶縁膜の開口部を通じて半導体領域の表面上
に堆積された導電体層のみを残して表面電極を形成する
工程と、アニール処理を行なつて上記イオン注入層を活
性化する工程とを具備したことを特徴とする半導体装置
の製造方法。 - （９）前記導電体層を堆積する工程がスパッタリング法
により行なわれる特許請求の範囲第８項に記載の半導体
装置の製造方法。 - （１０）前記化合物半導体基板がIII−Ｖ族化合物半導
体基板である特許請求の範囲第８項に記載の半導体装置
の製造方法。 - （１１）前記絶縁膜が感光性樹脂膜である特許請求の範
囲第８項に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62254146A JPH0195564A (ja) | 1987-10-08 | 1987-10-08 | 半導体装置の製造方法 |
| US07/253,171 US4895811A (en) | 1987-10-08 | 1988-10-04 | Method of manufacturing semiconductor device |
| EP88116670A EP0311109B1 (en) | 1987-10-08 | 1988-10-07 | Method of manufacturing a field-effect transistor having a junction gate |
| DE3886871T DE3886871T2 (de) | 1987-10-08 | 1988-10-07 | Verfahren zur Herstellung eines Feldeffekttransistors mit Übergangsgatter. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62254146A JPH0195564A (ja) | 1987-10-08 | 1987-10-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0195564A true JPH0195564A (ja) | 1989-04-13 |
| JPH0543291B2 JPH0543291B2 (ja) | 1993-07-01 |
Family
ID=17260862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62254146A Granted JPH0195564A (ja) | 1987-10-08 | 1987-10-08 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4895811A (ja) |
| EP (1) | EP0311109B1 (ja) |
| JP (1) | JPH0195564A (ja) |
| DE (1) | DE3886871T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5273937A (en) * | 1988-01-08 | 1993-12-28 | Kabushiki Kaisha Toshiba | Metal semiconductor device and method for producing the same |
| US5011785A (en) * | 1990-10-30 | 1991-04-30 | The United States Of America As Represented By The Secretary Of The Navy | Insulator assisted self-aligned gate junction |
| DE4113969A1 (de) * | 1991-04-29 | 1992-11-05 | Telefunken Electronic Gmbh | Verfahren zur herstellung von ohmschen kontakten fuer verbindungshalbleiter |
| US5536677A (en) * | 1994-12-01 | 1996-07-16 | Motorola, Inc. | Method of forming conductive bumps on a semiconductor device using a double mask structure |
| US6609652B2 (en) * | 1997-05-27 | 2003-08-26 | Spheretek, Llc | Ball bumping substrates, particuarly wafers |
| US6051856A (en) * | 1997-09-30 | 2000-04-18 | Samsung Electronics Co., Ltd. | Voltage-controlled resistor utilizing bootstrap gate FET |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57178376A (en) * | 1981-04-27 | 1982-11-02 | Sumitomo Electric Ind Ltd | Junction type field-effect transistor |
| JPS57178374A (en) * | 1981-04-27 | 1982-11-02 | Sumitomo Electric Ind Ltd | Junction type field-efect transistor and its manufacture |
| JPS61163664A (ja) * | 1985-01-11 | 1986-07-24 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS61177780A (ja) * | 1985-02-01 | 1986-08-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2824026A1 (de) * | 1978-06-01 | 1979-12-20 | Licentia Gmbh | Verfahren zum herstellen eines sperrschicht-feldeffekttransistors |
| DE3150412A1 (de) * | 1981-12-19 | 1983-07-14 | Drägerwerk AG, 2400 Lübeck | Notatemschutzgeraet |
| JPS58143586A (ja) * | 1982-02-22 | 1983-08-26 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPS58145158A (ja) * | 1982-02-23 | 1983-08-29 | Toshiba Corp | 電界効果トランジスタ及びその製造方法 |
| US4561169A (en) * | 1982-07-30 | 1985-12-31 | Hitachi, Ltd. | Method of manufacturing semiconductor device utilizing multilayer mask |
| FR2579827B1 (fr) * | 1985-04-01 | 1987-05-15 | Thomson Csf | Procede de realisation d'un transistor a effet de champ a metallisation de grille autoalignee |
| JPS6273676A (ja) * | 1985-09-26 | 1987-04-04 | Nec Corp | 接合型電界効果トランジスタの製造方法 |
| US4729967A (en) * | 1987-04-09 | 1988-03-08 | Gte Laboratories Incorporated | Method of fabricating a junction field effect transistor |
-
1987
- 1987-10-08 JP JP62254146A patent/JPH0195564A/ja active Granted
-
1988
- 1988-10-04 US US07/253,171 patent/US4895811A/en not_active Expired - Lifetime
- 1988-10-07 DE DE3886871T patent/DE3886871T2/de not_active Expired - Lifetime
- 1988-10-07 EP EP88116670A patent/EP0311109B1/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57178376A (en) * | 1981-04-27 | 1982-11-02 | Sumitomo Electric Ind Ltd | Junction type field-effect transistor |
| JPS57178374A (en) * | 1981-04-27 | 1982-11-02 | Sumitomo Electric Ind Ltd | Junction type field-efect transistor and its manufacture |
| JPS61163664A (ja) * | 1985-01-11 | 1986-07-24 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS61177780A (ja) * | 1985-02-01 | 1986-08-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0311109A3 (en) | 1989-07-12 |
| US4895811A (en) | 1990-01-23 |
| JPH0543291B2 (ja) | 1993-07-01 |
| EP0311109B1 (en) | 1994-01-05 |
| DE3886871D1 (de) | 1994-02-17 |
| DE3886871T2 (de) | 1994-06-09 |
| EP0311109A2 (en) | 1989-04-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |