JPH0226059A - 樹脂封止型半導体装置 - Google Patents

樹脂封止型半導体装置

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JPH0226059A
JPH0226059A JP63176618A JP17661888A JPH0226059A JP H0226059 A JPH0226059 A JP H0226059A JP 63176618 A JP63176618 A JP 63176618A JP 17661888 A JP17661888 A JP 17661888A JP H0226059 A JPH0226059 A JP H0226059A
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JP
Japan
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resin
semiconductor device
electrodes
sealed semiconductor
lead
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JP63176618A
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Takayasu Handa
半田　隆保
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、樹脂封止型半導体装置に関する。
〔従来の技術〕
従来、この種の樹脂封止型半導体装置は、第３Ａ、Ｂ図
に示す様に、半導体素子２２の一主面上の周囲にはほぼ
直線上に一列に配列された外周電極２３と、半導体素子
２２の周囲には前記外周電極２３に対応した複数の、内
部リード１５を有し、外周電極２３と内部リード１５を
有し、外周電極２３と内部リード１５間を金やアルミニ
ウムのボンディングワイヤ１６により結線し、その後、
これらの部分はエポキシ等の封止樹脂９で封止し、樹脂
封止型半導体装置を構成していた。
〔発明が解決しようとする課題〕
近年、半導体素子の高集積化技術は急速に進み、多機能
化、システム化の進む中で、樹脂封止型半導体装置にお
いても、多ピン化の強い要求があるが、上述したこの種
の半導体装置では、以下に説明する理由により多ビン化
が制限される問題点がある。
その第１として、内部リード側は、一般に０゜１５〜０
．２５ｍｍ厚の４２％Ｎ１−残Ｆｅ合金や銅系の素材を
用ることが多く、この場合、エツチングやスタンピング
によるパターン形成方法では、板厚の倍かその８０％の
ピッチにパターン形成し、しかも、そのリードにボンデ
ィング細線を接続することが現状の技術のほぼ限界とさ
れている。従って、１０×１０ＩＩＩＩ＋２の半導体素
子で、０．１５＋ｌＩ＋ａ厚材のリードを考えた場合、
従来構成のリードフレームでは、約１５０〜２００ビン
が限界となる。
一方、半導体素子側の電極のピッチはボンディング方法
により若干具るが、０．１５＋ｕ＋が現状技術の限界で
、１０Ｘ１０ｎｎ２の半導体素子を考えた場合は約２０
０ビン強となる。従って、１０×１ｏＩｌａ１１２程度
の半導体素子を考えた場合の両者の組合せにおける多ビ
ン化は、約２００ビン程度で制限される。
本発明の目的は多ビン化が可能な樹脂封止型半導体装置
を提供することにある。
〔課題を解決するための手段〕
本発明の樹脂封止型半導体装置は、半導体素子の一主面
上の周囲には少なくとも２列の電極配列を有し、該電極
のそれぞれに対応する内部リードも少なくとも２層で構
成する多段型の先端形状を有し、前記電極とそれぞれに
対応する前記内部リード先端間が金属ボンディングワイ
ヤで結合されている。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
第１Ａ、Ｂ図は本発明の第１の実施例の部分拡大平面図
及びＡ−Ａ’線断面図である。
第１の実施例は、第１Ａ、Ｂ図に示すように、まず、内
部リードとして第２層内部リード５ａよリワイヤボディ
ング可能な分だけ突出して形成した第１層内部リード５
と、半導体素子２を搭載するタブ４及びタブ吊りリード
８等から成る第１の金属層と、第２層内部リード５ａ等
からなる第２の金属層をエポキシ樹脂の如き電気的絶縁
接着剤７で両金属層間を接着して２段型構造を形成した
。
一方、半導体素子２の一主面上の周囲には外周電極３と
内周電極３ａの２列配列した電極を形成した。
次に、外周電極３と第１層内部リード５間を金ボンディ
ングワイヤ６ａにて結線し、同様に、内周電極３ａと第
２層内部リード５ａ間を金ボンディングワイヤ６ｂにて
結線し、その後、封止樹脂９にて樹脂封止を行い、樹脂
封止型半導体装置１を完成させた。
第２図は本発明の第２の実施例の部分拡大平面図である
。
第１の実施例は、第１Ａ図に示すように、半導体素子２
の内周電極３ａの配置は対応する外周電極３に対し真内
側に形成した例であるが、第２の実施例では、外周電極
１３間の中間に内周電極１３ａを形成した干瓢形状の２
列配列電極を形成した例である。
〔発明の効果〕
以上説明した様に本発明は、半導体素子の電極を２列の
電極配列にすることにより、従来例と同等の素子サイズ
を想定しても約２倍の電極数を形成することが可能とな
り、又、リード側においても、２層で構成する２段型内
部リード形状にすることにより、約２倍のリードを作る
ことが可能になる。すなわち、前述した様に、１０×１
０ＩＩＩｆｆｉ２の素子サイズで、０．１５厚リード材
を用いた現状技術の限界が約２００ビンで制限されるの
に対し、２列配置化と２層化により約２倍の４００ビン
の多ビン化が実現可能となる。多列配置化と多層化の組
合せにより、より多ビン化を可能にするという効果があ
る。
【図面の簡単な説明】
第１Ａ、Ｂ図は本発明の第１の実施例の部分拡大平面図
及びＡ−Ａ’線断面図、第２図は本発明の第２の実施例
の部分拡大平面図、第３Ａ、Ｂ図は従来の樹脂封止型半
導体装置の一例の平面図及びＢ−Ｂ’線断面図である。 １．１１・・・樹脂封止型半導体装置、２，１２゜２２
・・・半導体素子、３．１３．２３・・・外周電極、３
ａ、１３ａ・・・内周電極、４・・・タブ、５・・・第
１層内部リード、５ａ・・・第２層内部リード、６ａ、
６ｂ・・・ボンディングワイヤ、７・・・接着材、８・
・・タブ吊りリード、９・・・封止樹脂、１５・・・内
部リード。

Claims (1)

    【特許請求の範囲】
  1. 半導体素子の一主面上の周囲には少なくとも２列の電極
    配列を有し、該電極のそれぞれに対応する内部リードも
    少なくとも２層で構成する多段型の先端形状を有し、前
    記電極とそれぞれに対応する前記内部リード先端間を金
    属ボンディングワイヤで結合することを特徴とする樹脂
    封止型半導体装置。
JP63176618A 1988-07-14 1988-07-14 樹脂封止型半導体装置 Pending JPH0226059A (ja)

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JP63176618A JPH0226059A (ja) 1988-07-14 1988-07-14 樹脂封止型半導体装置

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5557143A (en) * 1993-09-16 1996-09-17 Rohm Co., Ltd. Semiconductor device having two staggered lead frame stages
JP2003078100A (ja) * 2001-09-06 2003-03-14 Sony Corp 半導体装置及びその製造方法
JP2008186889A (ja) * 2007-01-29 2008-08-14 Denso Corp 半導体装置
CN105950900A (zh) * 2016-05-06 2016-09-21 河南理工大学 小晶片led封装用高强度微细银合金键合线的制造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5557143A (en) * 1993-09-16 1996-09-17 Rohm Co., Ltd. Semiconductor device having two staggered lead frame stages
JP2003078100A (ja) * 2001-09-06 2003-03-14 Sony Corp 半導体装置及びその製造方法
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