JPS6231497B2 - - Google Patents
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- Publication number
- JPS6231497B2 JPS6231497B2 JP54168118A JP16811879A JPS6231497B2 JP S6231497 B2 JPS6231497 B2 JP S6231497B2 JP 54168118 A JP54168118 A JP 54168118A JP 16811879 A JP16811879 A JP 16811879A JP S6231497 B2 JPS6231497 B2 JP S6231497B2
- Authority
- JP
- Japan
- Prior art keywords
- frame
- external terminal
- lead frame
- lead
- internal leads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/451—Multilayered leadframes
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置製造用リードフレームに関
し、特にその内部リード高密度化のための改良に
関するものである。
し、特にその内部リード高密度化のための改良に
関するものである。
半導体装置の機能増大に伴う外部端子の増加お
よび高集積化による半導体素子（チツプ）の小型
化は半導体パツケージの高密度、小型化を要求す
るようになつた。しかしながら、パツケージの小
型化に関しては限定された領域でパターニングを
行なわなければならず、この場合特にチツプ投載
部と外部端子に通ずる内部リード先端周辺は各リ
ード群で密集し従来の量産技術では端子数を増や
すことは困難であつた。その理由はリード間隙
（通称スリツト幅）が現在のスタンピングやエツ
チング技術であると最小スリツト幅は金属フレー
ムの板厚で決るためである。（最小スリツト幅＝
1.0〜1.2t、ｔ：板厚、通常0.25mm）それ故、高密
化フレームを作る場合、必然的に金属フレームの
板厚を薄くする事が行なわれてきた。しかしなが
ら板厚を極端に薄くすると外部端子が強度的に弱
くなつたり、半導体装置の製造プロセス上のハン
ドリング等の点で取扱いが困難となり品質上量産
上の問題が生ずる。
よび高集積化による半導体素子（チツプ）の小型
化は半導体パツケージの高密度、小型化を要求す
るようになつた。しかしながら、パツケージの小
型化に関しては限定された領域でパターニングを
行なわなければならず、この場合特にチツプ投載
部と外部端子に通ずる内部リード先端周辺は各リ
ード群で密集し従来の量産技術では端子数を増や
すことは困難であつた。その理由はリード間隙
（通称スリツト幅）が現在のスタンピングやエツ
チング技術であると最小スリツト幅は金属フレー
ムの板厚で決るためである。（最小スリツト幅＝
1.0〜1.2t、ｔ：板厚、通常0.25mm）それ故、高密
化フレームを作る場合、必然的に金属フレームの
板厚を薄くする事が行なわれてきた。しかしなが
ら板厚を極端に薄くすると外部端子が強度的に弱
くなつたり、半導体装置の製造プロセス上のハン
ドリング等の点で取扱いが困難となり品質上量産
上の問題が生ずる。
本発明は上記の点に鑑みなされたものであつ
て、外部端子の強度を保ち取扱い性の良好さを保
ちかつ内部リードの高密度化を達成できるような
リードフレームの提供を目的とする。このため本
発明に係るリードフレームは半導体素子搭載用ダ
イステージと、該ダイステージ周囲の複数の内部
リードと、および該内部リードに連続する外部端
子とを有する半導体装置製造用リードフレームに
おいて、上記ダイステージおよび内部リードの内
側大部分は圧着用メツキを施した第１フレームに
より構成し、少くとも上記外部端子部分は上記第
１フレームの外部端子と同一形状の外部端子を有
する第２フレームを上記第１フレーム上に圧着用
金属層を介して電気的に導通した状態で積層した
構造を有している。
て、外部端子の強度を保ち取扱い性の良好さを保
ちかつ内部リードの高密度化を達成できるような
リードフレームの提供を目的とする。このため本
発明に係るリードフレームは半導体素子搭載用ダ
イステージと、該ダイステージ周囲の複数の内部
リードと、および該内部リードに連続する外部端
子とを有する半導体装置製造用リードフレームに
おいて、上記ダイステージおよび内部リードの内
側大部分は圧着用メツキを施した第１フレームに
より構成し、少くとも上記外部端子部分は上記第
１フレームの外部端子と同一形状の外部端子を有
する第２フレームを上記第１フレーム上に圧着用
金属層を介して電気的に導通した状態で積層した
構造を有している。
以下、図面に基づいて本発明の実施例について
説明する。第１図は本発明に係る２層リードフレ
ームを構成する第１フレーム１の平面図である。
この第１フレーム１は半導体素子を搭載するため
のダイステージ２、このダイステージ２の周囲の
多数の内部リード３ａ、および各内部リード３ａ
に連続する外部端子３ｂを打抜き加工又はエツチ
ングにより形成したものである。４は位置合せ用
基準孔である。図の一点鎖線部が樹脂封止部とな
る。この第１フレーム１は例えば表面を厚さ１〜
３〔μｍ〕程の銀メツキ処理した厚さ0.125
〔mm〕のコバールにより形成する。第２図は上記
第１フレーム上に積層する第２フレーム５の平面
図である。この第２フレーム５は同様に表面銀メ
ツキされ、上記第１フレームのダイステージ２お
よび内部リード３ａの内側大部分、即ち樹脂封止
部の多少内側までの部分を切断除去したものであ
る。このように金属素材７（第３図）上にメツキ
層６を形成した第１フレーム１および第２フレー
ム５は基準孔４（第１図、第２図）を整合させて
位置合わせを行ない圧接接合される。このとき圧
接は銀（又は金あるいはスズ）等のメツキ層６を
介して行なわれるためパターニングした金属素材
７の変形を来すことなく両フレーム１，５は良好
に確実に圧着する。このような２枚のフレーム材
料を重ね合わせたリードフレームはその外部端子
部分が第１、第２フレーム１，５の２枚分の板厚
（0.25〔mm〕）となり充分な強度を有ししかもその
内部リード部分は通常の半分の板厚の第１フレー
ム１のみで構成されるため微細なパターン形成が
可能となる。このようなリードフレームのダイス
テージ２上に半導体素子（図示しない）を搭載
後、この素子と内部リードとをワイヤボンデイン
グし樹脂８（第３図）により封止する。
説明する。第１図は本発明に係る２層リードフレ
ームを構成する第１フレーム１の平面図である。
この第１フレーム１は半導体素子を搭載するため
のダイステージ２、このダイステージ２の周囲の
多数の内部リード３ａ、および各内部リード３ａ
に連続する外部端子３ｂを打抜き加工又はエツチ
ングにより形成したものである。４は位置合せ用
基準孔である。図の一点鎖線部が樹脂封止部とな
る。この第１フレーム１は例えば表面を厚さ１〜
３〔μｍ〕程の銀メツキ処理した厚さ0.125
〔mm〕のコバールにより形成する。第２図は上記
第１フレーム上に積層する第２フレーム５の平面
図である。この第２フレーム５は同様に表面銀メ
ツキされ、上記第１フレームのダイステージ２お
よび内部リード３ａの内側大部分、即ち樹脂封止
部の多少内側までの部分を切断除去したものであ
る。このように金属素材７（第３図）上にメツキ
層６を形成した第１フレーム１および第２フレー
ム５は基準孔４（第１図、第２図）を整合させて
位置合わせを行ない圧接接合される。このとき圧
接は銀（又は金あるいはスズ）等のメツキ層６を
介して行なわれるためパターニングした金属素材
７の変形を来すことなく両フレーム１，５は良好
に確実に圧着する。このような２枚のフレーム材
料を重ね合わせたリードフレームはその外部端子
部分が第１、第２フレーム１，５の２枚分の板厚
（0.25〔mm〕）となり充分な強度を有ししかもその
内部リード部分は通常の半分の板厚の第１フレー
ム１のみで構成されるため微細なパターン形成が
可能となる。このようなリードフレームのダイス
テージ２上に半導体素子（図示しない）を搭載
後、この素子と内部リードとをワイヤボンデイン
グし樹脂８（第３図）により封止する。
第４図および第５図は本発明の別の実施例にお
けるリードフレーム材料の平面図である。外部端
子の強度を保つのに必要な板厚の半分の板厚の金
属板１１を第１フレームとし、この金属板１１の
表面は第７図に示すように圧着用のメツキ１２を
施す。樹脂封止部１２の形状より多少小さい形状
の孔９を形成した上記第１フレームと同様の板厚
の金属板１０を第２フレームとし、この金属板１
０の表面にも第６図に示すように圧着用のメツキ
１２を施す。このような２枚の金属板１０，１１
同士をメツキ層１２を介して圧着し、第８図に示
す断面形状のリードフレーム素材を形成する。こ
のようなリードフレーム素材を通常の工程に従つ
てパンチング又はエツチング等によりパターン形
成してリードフレームを作る。このとき樹脂封止
部内の内部リード部分の板厚は薄いため微細なパ
ターニングができかつ外部端子部分の板厚は厚く
強度は充分保たれる。
けるリードフレーム材料の平面図である。外部端
子の強度を保つのに必要な板厚の半分の板厚の金
属板１１を第１フレームとし、この金属板１１の
表面は第７図に示すように圧着用のメツキ１２を
施す。樹脂封止部１２の形状より多少小さい形状
の孔９を形成した上記第１フレームと同様の板厚
の金属板１０を第２フレームとし、この金属板１
０の表面にも第６図に示すように圧着用のメツキ
１２を施す。このような２枚の金属板１０，１１
同士をメツキ層１２を介して圧着し、第８図に示
す断面形状のリードフレーム素材を形成する。こ
のようなリードフレーム素材を通常の工程に従つ
てパンチング又はエツチング等によりパターン形
成してリードフレームを作る。このとき樹脂封止
部内の内部リード部分の板厚は薄いため微細なパ
ターニングができかつ外部端子部分の板厚は厚く
強度は充分保たれる。
以上、説明したように本発明に係るリードフレ
ームを用いれば外部端子の板厚を厚くして充分な
強度を保ちかつ内部リードの板厚を薄くしてパタ
ーンの高密度化を達成することができる。
ームを用いれば外部端子の板厚を厚くして充分な
強度を保ちかつ内部リードの板厚を薄くしてパタ
ーンの高密度化を達成することができる。
第１図および第２図は各々本発明に係るリード
フレームを構成する第１フレームおよび第２フレ
ームの平面図、第３図は第１図および第２図に示
した第１、第２フレームの積層状態の断面図、第
４図および第５図は各々本発明に係るリードフレ
ームの別の実施例を構成する第１フレームおよび
第２フレームの平面図、第６図は第４図の―
断面図、第７図は第５図の―断面図、第８図
は第４図および第５図に示した第１、第２フレー
ムの積層状態の断面図である。 １…第１フレーム、２…ダイステージ、３ａ…
内部リード、３ｂ…外部端子、４…基準孔、５…
第２フレーム、６，１２…メツキ層、８…樹脂封
止部。
フレームを構成する第１フレームおよび第２フレ
ームの平面図、第３図は第１図および第２図に示
した第１、第２フレームの積層状態の断面図、第
４図および第５図は各々本発明に係るリードフレ
ームの別の実施例を構成する第１フレームおよび
第２フレームの平面図、第６図は第４図の―
断面図、第７図は第５図の―断面図、第８図
は第４図および第５図に示した第１、第２フレー
ムの積層状態の断面図である。 １…第１フレーム、２…ダイステージ、３ａ…
内部リード、３ｂ…外部端子、４…基準孔、５…
第２フレーム、６，１２…メツキ層、８…樹脂封
止部。
Claims (1)
- １ 半導体素子搭載用ダイステージと、該ダイス
テージ周囲の複数の内部リードと、および該内部
リードに連続する外部端子とを有する半導体装置
製造用リードフレームにおいて、上記ダイステー
ジおよび内部リードの内側大部分は圧着用メツキ
を施した第１フレームにより構成し、少くとも上
記外部端子部分は上記第１フレームの外部端子と
同一形状の外部端子を有する第２フレームを上記
第１フレーム上に圧着用金属層を介して電気的に
導通した状態で積層した構造を有することを特徴
とする半導体装置製造用リードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16811879A JPS5691455A (en) | 1979-12-26 | 1979-12-26 | Lead frame for manufacturing of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16811879A JPS5691455A (en) | 1979-12-26 | 1979-12-26 | Lead frame for manufacturing of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5691455A JPS5691455A (en) | 1981-07-24 |
| JPS6231497B2 true JPS6231497B2 (ja) | 1987-07-08 |
Family
ID=15862176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16811879A Granted JPS5691455A (en) | 1979-12-26 | 1979-12-26 | Lead frame for manufacturing of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5691455A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4706105A (en) * | 1983-02-02 | 1987-11-10 | Hitachi, Ltd. | Semiconductor device and method of producing the same |
| JPH0519958Y2 (ja) * | 1985-08-20 | 1993-05-25 | ||
| US4800419A (en) * | 1987-01-28 | 1989-01-24 | Lsi Logic Corporation | Support assembly for integrated circuits |
| JP2515032B2 (ja) * | 1990-04-18 | 1996-07-10 | 株式会社東芝 | 半導体装置用リ―ドフレ―ム |
| JP6577373B2 (ja) * | 2016-01-18 | 2019-09-18 | 新光電気工業株式会社 | リードフレーム及びその製造方法、半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147668A (ja) * | 1974-05-16 | 1975-11-26 | ||
| JPS589585B2 (ja) * | 1974-10-04 | 1983-02-22 | 日本電気株式会社 | デンシブヒンヨウリ−ドフレ−ム |
-
1979
- 1979-12-26 JP JP16811879A patent/JPS5691455A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5691455A (en) | 1981-07-24 |
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