JPH02260639A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02260639A JPH02260639A JP8298189A JP8298189A JPH02260639A JP H02260639 A JPH02260639 A JP H02260639A JP 8298189 A JP8298189 A JP 8298189A JP 8298189 A JP8298189 A JP 8298189A JP H02260639 A JPH02260639 A JP H02260639A
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
本発明は半導体装置、特に素子分離用のＬＯＧＯ３（Ｌ
ｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ
）技術による選択酸化膜（フィールド酸化膜）を有する
半導体装置の製造方法に関するものである。
ｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ
）技術による選択酸化膜（フィールド酸化膜）を有する
半導体装置の製造方法に関するものである。
口、従来技術
従来、半導体Ｉ Ｃ（Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃ
ｕｉｔ）における素子分離技術として、ＬＯＣＯ３法が
広く採用されている。この方法では、半導体基板を選択
酸化して、素子間にフィールドＳｉＯ□膜を形成する。
ｕｉｔ）における素子分離技術として、ＬＯＣＯ３法が
広く採用されている。この方法では、半導体基板を選択
酸化して、素子間にフィールドＳｉＯ□膜を形成する。
そして、こうしたＬＯＣＯ３法による素子分離は一般に
採用されている技術であるが、形成されたフィールドｓ
ｉ０！膜にはいわゆるバーズビーク（ｂｉｒｄ’ｓ
ｂｅａｋ）が生じて横方向への拡がりが不可避的に生じ
、このためにフィールドＳｉｎ、膜の幅が設計幅よりも
必要以上に大きくなってしまう。これは、素子領域を狭
めることになるので、予め上記バーズビークの分を考慮
して素子領域を広めに設計しておく必要があり、素子の
高集積化に伴って微細化の防げとなっている。
採用されている技術であるが、形成されたフィールドｓ
ｉ０！膜にはいわゆるバーズビーク（ｂｉｒｄ’ｓ
ｂｅａｋ）が生じて横方向への拡がりが不可避的に生じ
、このためにフィールドＳｉｎ、膜の幅が設計幅よりも
必要以上に大きくなってしまう。これは、素子領域を狭
めることになるので、予め上記バーズビークの分を考慮
して素子領域を広めに設計しておく必要があり、素子の
高集積化に伴って微細化の防げとなっている。
一方、上述したＬＯＣＯ３法としては各種名えられるが
、そのうちの１つの方法として主に選択酸化時に発生す
る応力（即ち、酸化は体積膨張を伴うために応力が発生
する。）によって起るシリコン基板（半導体材料）にお
ける結晶欠陥を避けるための方法がある。即ち、それは
選択酸化時にその応力を吸収、分散して緩和するために
例えばポリシリコン層等を設けておくものである。以下
、第３図において製造プロセスの一例を示して具体的に
説明する。
、そのうちの１つの方法として主に選択酸化時に発生す
る応力（即ち、酸化は体積膨張を伴うために応力が発生
する。）によって起るシリコン基板（半導体材料）にお
ける結晶欠陥を避けるための方法がある。即ち、それは
選択酸化時にその応力を吸収、分散して緩和するために
例えばポリシリコン層等を設けておくものである。以下
、第３図において製造プロセスの一例を示して具体的に
説明する。
まず、第３Ａ図に示すように、Ｐ型シリコン基ｖｉｌ上
に熱酸化により３ｉ０．ＦＪ２を成長させ、更にこの上
にＣＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）によってポリシリコン層（応力緩衝
材料）３及び３１３Ｎａ層４を順次形成する。
に熱酸化により３ｉ０．ＦＪ２を成長させ、更にこの上
にＣＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）によってポリシリコン層（応力緩衝
材料）３及び３１３Ｎａ層４を順次形成する。
次いで、第３Ｂ図に示すように、所定パターンの例えば
フォトレジスト５Ｇをマスクとして覆ってから、所定領
域のＳｔ、Ｎ、層４及びポリシリコン層３を例えばプラ
ズマエツチング技術等によりエツチング除去する。そし
て、第３Ｃ図に示すように、フォトレジスト５０をマス
クとして所定領域のみにチャネルストンバ用の例えばホ
ウ素インオンビーム３０をインオ注入し、ホウ素打込み
層５を形成する。
フォトレジスト５Ｇをマスクとして覆ってから、所定領
域のＳｔ、Ｎ、層４及びポリシリコン層３を例えばプラ
ズマエツチング技術等によりエツチング除去する。そし
て、第３Ｃ図に示すように、フォトレジスト５０をマス
クとして所定領域のみにチャネルストンバ用の例えばホ
ウ素インオンビーム３０をインオ注入し、ホウ素打込み
層５を形成する。
次いで、第３０図に示すように、フォトレジスト５０を
除去した後、長時間の熱酸化によって、所定領域の基板
１の表面を選択酸化し、素子分離用のフィールドＳｉｎ
、膜６を形成する。その後、所定のエツチング液（例え
ばリン酸及びプラズマエツチング技術）を用いて５ｉｚ
Ｎａ層４及びポリシリコン層３を第３Ｅ図に示すように
順次エツチング除去する。そして、更にその後に例えば
ゲート電極等を形成する場合には、５ｉｎｔ層２をエツ
チング除去してからゲート酸化膜を新たに形成する。
除去した後、長時間の熱酸化によって、所定領域の基板
１の表面を選択酸化し、素子分離用のフィールドＳｉｎ
、膜６を形成する。その後、所定のエツチング液（例え
ばリン酸及びプラズマエツチング技術）を用いて５ｉｚ
Ｎａ層４及びポリシリコン層３を第３Ｅ図に示すように
順次エツチング除去する。そして、更にその後に例えば
ゲート電極等を形成する場合には、５ｉｎｔ層２をエツ
チング除去してからゲート酸化膜を新たに形成する。
上述した製造プロセスによるｔｏｃｏｓ法について本発
明者等が種々検討した結果、その各問題点を以下に示す
。
明者等が種々検討した結果、その各問題点を以下に示す
。
（１）、即ち、第３０図においてい選択酸化を行う際に
、ポリシリコン層３がＳ ｉ Ｏ，層２上に存在するの
で、酸素がＳｉＯ２層内を横方向に拡散しながら、さら
にポリシリコンをも酸化してしまう、従って、選択酸化
領域Ｗ、が横方向！と広がってしまうため、素子領域を
狭めることになり４／（即ち、上記した広がり領域等の
余分な面積を予め考慮しなければならなくなる。）、デ
バイスの微細化にとって非常に不利となる。
、ポリシリコン層３がＳ ｉ Ｏ，層２上に存在するの
で、酸素がＳｉＯ２層内を横方向に拡散しながら、さら
にポリシリコンをも酸化してしまう、従って、選択酸化
領域Ｗ、が横方向！と広がってしまうため、素子領域を
狭めることになり４／（即ち、上記した広がり領域等の
余分な面積を予め考慮しなければならなくなる。）、デ
バイスの微細化にとって非常に不利となる。
（２）、また、ポリシリコン層３ば、多結晶であり、し
かも選択酸化時には、ポリシリコン層３に非常に強い応
力が働くため、その酸化が第３Ｄ図に拡大図示するよう
に、グレイン状の不均一なものＧとなり、また、ポリシ
リコンＮ３の一部のシリコングレインは、グレインバウ
ンダリＢから酸化を受けて、酸化膜Ｈにつつまれたシリ
コングレインｌが発生することがある。
かも選択酸化時には、ポリシリコン層３に非常に強い応
力が働くため、その酸化が第３Ｄ図に拡大図示するよう
に、グレイン状の不均一なものＧとなり、また、ポリシ
リコンＮ３の一部のシリコングレインは、グレインバウ
ンダリＢから酸化を受けて、酸化膜Ｈにつつまれたシリ
コングレインｌが発生することがある。
一方、第３Ｅ図に示すように、Ｓｉ、Ｎ。
層４及びポリシリコン層３をエツチング除去する際には
、Ｓｉ３Ｎ４層４上に選択酸化時に成長した酸化膜及び
ポリシリコン層３上にある自然酸化膜及び前記酸化膜Ｈ
をエツチング除去しておくことが必要である。この酸化
膜除去工程において、エツチング酸化膜Ｈを通して酸化
膜２まで進むと、結果的に、ポリシリコン層３からシリ
コン基板１に到る細穴が発生することがある。この細大
があると、ポリシリコン層３をエツチング除去する際に
、この細大を通して、シリコン基板１を損傷することに
なる。そして、このことは、デバイスの信頼性にとって
非常に不利となる。
、Ｓｉ３Ｎ４層４上に選択酸化時に成長した酸化膜及び
ポリシリコン層３上にある自然酸化膜及び前記酸化膜Ｈ
をエツチング除去しておくことが必要である。この酸化
膜除去工程において、エツチング酸化膜Ｈを通して酸化
膜２まで進むと、結果的に、ポリシリコン層３からシリ
コン基板１に到る細穴が発生することがある。この細大
があると、ポリシリコン層３をエツチング除去する際に
、この細大を通して、シリコン基板１を損傷することに
なる。そして、このことは、デバイスの信頼性にとって
非常に不利となる。
また、グレイン状の不均一な酸化膜部Ｇ及び酸化膜Ｈに
つつまれたシリコングレインｌが発生すると、第３Ｅ図
に拡大図示するように５ｉ３Ｎａ層４及びポリシリコン
層３をエツチング除去した後、フィールドＳｉＯ□膜６
のバーズビーク部では、グレインＧ及び１の形状に追随
した凹凸形状Ｃが発生する。そして、この様な微細な凹
凸形状の存在は、例えば、活性領域のゲート酸化膜の耐
電圧不良など、デバイスの信頼性にとって非常に不利と
なる。
つつまれたシリコングレインｌが発生すると、第３Ｅ図
に拡大図示するように５ｉ３Ｎａ層４及びポリシリコン
層３をエツチング除去した後、フィールドＳｉＯ□膜６
のバーズビーク部では、グレインＧ及び１の形状に追随
した凹凸形状Ｃが発生する。そして、この様な微細な凹
凸形状の存在は、例えば、活性領域のゲート酸化膜の耐
電圧不良など、デバイスの信頼性にとって非常に不利と
なる。
また、別の方法として第４図に示すようないわゆるＳ
Ｉ Ｌ Ｏ（Ｓｅａｌｅｄ Ｉｎｔｅｒｆａｃｅ Ｌｏ
ｃａｌ ０ｘｉｄａｔｉｏｎ）と呼ばれるものがあるが
、この方法は、図に示すように上述したＬＯＣＯ３法等
におけるバーズビーク等の発生を避けるためにシリコン
基板１上に直接ＳｉユＮ４層７を設けたものである。そ
して、通常、第４図において露出したシリコン基板１の
表面を長時間の熱酸化により選択酸化するが、このとき
上記したＳｉ、Ｎ、層７によって横方向の酸化の進行を
防ぐことができる。なお、図中の１２はシリコン基板１
への応力集中を緩和させるために低圧ＣＶＤ等によって
形成されたＳｉＯ□層である。
Ｉ Ｌ Ｏ（Ｓｅａｌｅｄ Ｉｎｔｅｒｆａｃｅ Ｌｏ
ｃａｌ ０ｘｉｄａｔｉｏｎ）と呼ばれるものがあるが
、この方法は、図に示すように上述したＬＯＣＯ３法等
におけるバーズビーク等の発生を避けるためにシリコン
基板１上に直接ＳｉユＮ４層７を設けたものである。そ
して、通常、第４図において露出したシリコン基板１の
表面を長時間の熱酸化により選択酸化するが、このとき
上記したＳｉ、Ｎ、層７によって横方向の酸化の進行を
防ぐことができる。なお、図中の１２はシリコン基板１
への応力集中を緩和させるために低圧ＣＶＤ等によって
形成されたＳｉＯ□層である。
しかし、上述した方法によれば、選択酸化終了後に上記
した各層をエツチング除去する際、特にシリコン基板１
上の５ｉｚＮａ層７のエツチングは、基板１に損傷を与
えないように行わなければならず、そのコントロールは
非常に難しい。即ち、エツチングレート等のコントロー
ルが非常に難しいので、Ｓｉ、Ｎ、層７のエツチング時
に基板ｌの損傷が生じ易い。このことは、デバイスの信
頼性にとっても非常に不都合な問題となる。
した各層をエツチング除去する際、特にシリコン基板１
上の５ｉｚＮａ層７のエツチングは、基板１に損傷を与
えないように行わなければならず、そのコントロールは
非常に難しい。即ち、エツチングレート等のコントロー
ルが非常に難しいので、Ｓｉ、Ｎ、層７のエツチング時
に基板ｌの損傷が生じ易い。このことは、デバイスの信
頼性にとっても非常に不都合な問題となる。
ハ１発明の目的
本発明の目的は、半導体装置の微細化に有利な素子分離
を＋背に行え、しかも信頼性の高い半導体装置の製造方
法を提供することにある。
を＋背に行え、しかも信頼性の高い半導体装置の製造方
法を提供することにある。
二０発明の構成
即ち、本発明は、半導体基体の一主面上に酸化物層を形
成する工程と；この酸化物層上に耐酸化性（特に水蒸気
やＯ８等の酸化剤の作用を阻止する性質）及び耐熱性の
ある第１のマスク材料層（例えば後述の５ｔ３Ｎ、層７
）を形成する工程と；この第１のマスク材料層（例えば
後述の５ｊ３Ｎａ層７）上に応力緩衝材料層（例えば後
述のポリシリコン層３）を形成する工程と；この応力緩
衝材料層（例えば後述のポリシリコン層３）上に耐酸化
性及び耐熱性のある第２のマスク材料層（例えば後述の
Ｓｉ３Ｎ４層４）を形成する工程と；前記第１のマスク
材料層（例えば後述のＳｉ３Ｎ４層７）と前記応力緩衝
材料層（例えば後述のポリシリコン層３）と前記第２の
マスク材料層（例えば後述のＳｉ３Ｎ４層４）とを夫々
バターニングしてマスクを形成する工程と；このマスク
のない領域に存在する前記半導体基体の表面を選択酸化
する工程とを有する半導体装置の製造方法に係るもので
ある。
成する工程と；この酸化物層上に耐酸化性（特に水蒸気
やＯ８等の酸化剤の作用を阻止する性質）及び耐熱性の
ある第１のマスク材料層（例えば後述の５ｔ３Ｎ、層７
）を形成する工程と；この第１のマスク材料層（例えば
後述の５ｊ３Ｎａ層７）上に応力緩衝材料層（例えば後
述のポリシリコン層３）を形成する工程と；この応力緩
衝材料層（例えば後述のポリシリコン層３）上に耐酸化
性及び耐熱性のある第２のマスク材料層（例えば後述の
Ｓｉ３Ｎ４層４）を形成する工程と；前記第１のマスク
材料層（例えば後述のＳｉ３Ｎ４層７）と前記応力緩衝
材料層（例えば後述のポリシリコン層３）と前記第２の
マスク材料層（例えば後述のＳｉ３Ｎ４層４）とを夫々
バターニングしてマスクを形成する工程と；このマスク
のない領域に存在する前記半導体基体の表面を選択酸化
する工程とを有する半導体装置の製造方法に係るもので
ある。
ホ、実施例
以下、本発明の詳細な説明する。
本実施例による方法を第１図について説明すると、まず
、第１Ａ図に示すように、Ｐ型シリコン基板ｌ上に熱酸
化によりＳｉＯ□層２を所定の厚さ（例えば５０人〜１
００人程度）に形成し、更に、第３図の例と同様にして
、夫々所定のＣＶＤ法等によって５ｉｚＮｓ層７（第１
のマスク材料層：例えば厚さ５０人〜１００人程度）、
ポリシリコン層３（応力緩衝材料層：例えば厚さ５００
人〜１０００人程度）及びＳｉ３Ｎ４層４（第２のマス
ク材料層：例えば厚さ１０００人〜３０００人程度）を
夫々順次形成する。
、第１Ａ図に示すように、Ｐ型シリコン基板ｌ上に熱酸
化によりＳｉＯ□層２を所定の厚さ（例えば５０人〜１
００人程度）に形成し、更に、第３図の例と同様にして
、夫々所定のＣＶＤ法等によって５ｉｚＮｓ層７（第１
のマスク材料層：例えば厚さ５０人〜１００人程度）、
ポリシリコン層３（応力緩衝材料層：例えば厚さ５００
人〜１０００人程度）及びＳｉ３Ｎ４層４（第２のマス
ク材料層：例えば厚さ１０００人〜３０００人程度）を
夫々順次形成する。
次に、第１Ｂ図〜第１Ｅ図の工程は上述した第３Ｂ図〜
第３ε図のプロセスと略同様であるので、説明を省略す
る（但し、第３図の例では５ｉｌＮ４層７を形成してい
ないので、そのためのエツチングを必要としない、）、
なお、図中の６０はマスクとしての例えばフォトレジス
トである。
第３ε図のプロセスと略同様であるので、説明を省略す
る（但し、第３図の例では５ｉｌＮ４層７を形成してい
ないので、そのためのエツチングを必要としない、）、
なお、図中の６０はマスクとしての例えばフォトレジス
トである。
第２図は、上述の例による方法をＮチャネルＭＯＳトラ
ンジスタに通用した例である。
ンジスタに通用した例である。
このＮチャネルＭＯＳトランジスタでは、Ｐ型シリコン
基板１上において、上述したようにして形成したフィー
ルドＳｉ０ｇ膜１６によって各素子間（この例では隣合
うＮチャネルＭＯＳ）ランジスタ間）が素子分離されて
いる０個々のＮチャネルＭＯＳトランジスタは、基板１
に拡散形成されたＮ型拡散領域（ソース又はドレイン）
１０と基板１上にゲート酸化膜１１を介して形成された
ゲート電極１２とからなるトランスファゲートが構成さ
れている。なお、図中の１３は絶縁層、１４はＡ１等の
金属配線層、１５はＰ Ｓ Ｇ （Ｐｈｏｓｐｈｏｓｉ
ｌｉｃａｔｅｇｌａｓｓ ）等の酸化膜（保護膜）であ
る。
基板１上において、上述したようにして形成したフィー
ルドＳｉ０ｇ膜１６によって各素子間（この例では隣合
うＮチャネルＭＯＳ）ランジスタ間）が素子分離されて
いる０個々のＮチャネルＭＯＳトランジスタは、基板１
に拡散形成されたＮ型拡散領域（ソース又はドレイン）
１０と基板１上にゲート酸化膜１１を介して形成された
ゲート電極１２とからなるトランスファゲートが構成さ
れている。なお、図中の１３は絶縁層、１４はＡ１等の
金属配線層、１５はＰ Ｓ Ｇ （Ｐｈｏｓｐｈｏｓｉ
ｌｉｃａｔｅｇｌａｓｓ ）等の酸化膜（保護膜）であ
る。
以上に説明したように、本実施例による半導体装置の製
造方法によれば、第１Ｄ図に示すように、Ｐ型シリコン
基板１上にＳｉｎ、層２を形成してからその上に、応力
緩衝材料としてのポリシリコン層３を挟み込むようにし
て酸化等を防止するためのマスク材としてのＳｔ、Ｎ、
ｔ！ａ及び７を夫々形成しているので、従来の第３Ｄ図
におけるようなＳｉｎ、層２及びポリシリコン層３の酸
化等による選択酸化領域の横方向への広がりをＳｉ、Ｎ
。
造方法によれば、第１Ｄ図に示すように、Ｐ型シリコン
基板１上にＳｉｎ、層２を形成してからその上に、応力
緩衝材料としてのポリシリコン層３を挟み込むようにし
て酸化等を防止するためのマスク材としてのＳｔ、Ｎ、
ｔ！ａ及び７を夫々形成しているので、従来の第３Ｄ図
におけるようなＳｉｎ、層２及びポリシリコン層３の酸
化等による選択酸化領域の横方向への広がりをＳｉ、Ｎ
。
層７によって防止することができる。従って、第３Ｅ図
に示す選択酸化領域の幅Ｗ、等を第１Ｅ図に示すように
輻Ｗ！と小さくすることができるので、デバイスの微細
化にとって非常にを利となる。
に示す選択酸化領域の幅Ｗ、等を第１Ｅ図に示すように
輻Ｗ！と小さくすることができるので、デバイスの微細
化にとって非常にを利となる。
また、ポリシリコン層３の下にＳｉ３Ｎ４層７があるた
めに、上述したような選択酸化時におけるポリシリコン
層３の不均一な酸化を防止できる。
めに、上述したような選択酸化時におけるポリシリコン
層３の不均一な酸化を防止できる。
従って、フィールドＳｉｎ、膜のバーズビーク部に凹凸
形状が発生することを防止でき、さらにポリシリコン層
３等をエツチング除去する際、従来のように上述した不
均一な酸化による基板１等を損傷（即ち、第３０図にお
いて、フィールド５ｉ０２膜６が不均一に酸化されたこ
とによってそのバーズビーク部に上記した細穴等が形成
され、ポリシリコン層３をエツチング除去する際のエツ
チング液が、その細大等を通って基板１をも損傷してし
まう、つすることがない。また、仮に、上記のごとき細
穴が発生したとしても、この細大は５ｉｚＮｎ層７があ
るので、Ｓｉｎ、層２を通して、シリコン基板１に到る
ことはない。その結果、Ｓｉ、Ｎ４層７をマスクとして
、容易にポリシリコン層３をエツチング除去できる。ま
た、応力緩衝材料層としてポリシリコンＮ３を形成して
いるので、基板１への応力集中による結晶欠陥等を防止
できる。
形状が発生することを防止でき、さらにポリシリコン層
３等をエツチング除去する際、従来のように上述した不
均一な酸化による基板１等を損傷（即ち、第３０図にお
いて、フィールド５ｉ０２膜６が不均一に酸化されたこ
とによってそのバーズビーク部に上記した細穴等が形成
され、ポリシリコン層３をエツチング除去する際のエツ
チング液が、その細大等を通って基板１をも損傷してし
まう、つすることがない。また、仮に、上記のごとき細
穴が発生したとしても、この細大は５ｉｚＮｎ層７があ
るので、Ｓｉｎ、層２を通して、シリコン基板１に到る
ことはない。その結果、Ｓｉ、Ｎ４層７をマスクとして
、容易にポリシリコン層３をエツチング除去できる。ま
た、応力緩衝材料層としてポリシリコンＮ３を形成して
いるので、基板１への応力集中による結晶欠陥等を防止
できる。
さらに、第４図の例のように、基板ｉ上に直接Ｓ ｉ３
Ｎ４３層４形成するのではなく、本例のように基板１上
に形成したＳｉｎｇ層ｚ上にＳｉ、Ｎ。
Ｎ４３層４形成するのではなく、本例のように基板１上
に形成したＳｉｎｇ層ｚ上にＳｉ、Ｎ。
層７を形成しているので、Ｓ １ｆｆＮ４ Ｎ１のエツ
チングの際に、第４図の例のように、基板１を損傷する
ことなく、Ｓｉｎ、層２をマスクとして容易にそのエツ
チングを行える。さらに、本例では、必要に応じて基板
１上のＳ ｉＯを層２をパッシベーション膜等として残
しておくこともできる。
チングの際に、第４図の例のように、基板１を損傷する
ことなく、Ｓｉｎ、層２をマスクとして容易にそのエツ
チングを行える。さらに、本例では、必要に応じて基板
１上のＳ ｉＯを層２をパッシベーション膜等として残
しておくこともできる。
また、本例によれば、上述したように、応力緩衝材料と
してのポリシリコン層３を挟込むようにしてＳ Ｌ３Ｎ
４ ［４及び７を形成しているので、応力緩衝材料自体
の耐酸化性等の性質をほとんど考慮しなくともよくなる
。従って、応力緩衝材料としての材料の選択にも自由度
が広がるため、デバイスの装造プロセスにおいて有利と
なる。
してのポリシリコン層３を挟込むようにしてＳ Ｌ３Ｎ
４ ［４及び７を形成しているので、応力緩衝材料自体
の耐酸化性等の性質をほとんど考慮しなくともよくなる
。従って、応力緩衝材料としての材料の選択にも自由度
が広がるため、デバイスの装造プロセスにおいて有利と
なる。
以上、本発明を例示したが、上述した例は本発明の技術
的思想に基づいて更に変形可能である。
的思想に基づいて更に変形可能である。
例えば上述した応力緩衝材料として気相反応を用いて形
成するＳｉｎ、層を採用してもよく、その他にも非晶質
（アモルファス）や多結晶質等適宜の構造をもつ材料を
用いることができる。また、上述の酸化層やＳｉ、Ｎ、
層の形成方法、エツチング方法は種々変更してよく、熱
酸化法に代えてＣＶＤを適用したり、ウェットエツチン
グ及びドライエツチングを選択して採用する等の変更が
可能である。また、各層の材質、素材構造、半導体領域
の導電型等も上述したものに限定されることはない。
成するＳｉｎ、層を採用してもよく、その他にも非晶質
（アモルファス）や多結晶質等適宜の構造をもつ材料を
用いることができる。また、上述の酸化層やＳｉ、Ｎ、
層の形成方法、エツチング方法は種々変更してよく、熱
酸化法に代えてＣＶＤを適用したり、ウェットエツチン
グ及びドライエツチングを選択して採用する等の変更が
可能である。また、各層の材質、素材構造、半導体領域
の導電型等も上述したものに限定されることはない。
なお、本発明は、フィールド酸化膜を有する上記以外の
種々の半導体デバイスに通用することができる。
種々の半導体デバイスに通用することができる。
へ１発明の作用効果
本発明は、上述のように、酸化物層上に耐酸化性及び耐
熱性のある第１のマスク材料層と、応力緩衝材料層と、
耐酸化性及び耐熱性のある第２のマスク材料層とを夫々
順次形成し、上記第１及び第２のマスク材料層と上記応
力緩衝材料層とを夫々パターニングしてマスクを形成し
た後、このマスクのない領域に存在する半導体基体の表
面の選択酸化を行っているので、上記応力緩衝材料層に
よって、上記半導体基体への応力の集中による結晶欠陥
等を防止でき、かつ上記各マスク材料層の存在で酸化剤
の浸透等を防止して不必要な酸化（選択酸化領域の横方
向への拡り等）をなくし、素子領域の面積を設計通りに
十分に確保できる。
熱性のある第１のマスク材料層と、応力緩衝材料層と、
耐酸化性及び耐熱性のある第２のマスク材料層とを夫々
順次形成し、上記第１及び第２のマスク材料層と上記応
力緩衝材料層とを夫々パターニングしてマスクを形成し
た後、このマスクのない領域に存在する半導体基体の表
面の選択酸化を行っているので、上記応力緩衝材料層に
よって、上記半導体基体への応力の集中による結晶欠陥
等を防止でき、かつ上記各マスク材料層の存在で酸化剤
の浸透等を防止して不必要な酸化（選択酸化領域の横方
向への拡り等）をなくし、素子領域の面積を設計通りに
十分に確保できる。
従って、高集積化の要求に沿った微細化を実現すること
ができる。
ができる。
また、上記した各層は、エツチング等の際には夫々の層
がマスクとなって、上記半導体基体を損傷等することな
く容易にエツチング等を行える。
がマスクとなって、上記半導体基体を損傷等することな
く容易にエツチング等を行える。
第１図及び第２図は本発明の実施例を示すものであって
、 第１Ａ図、第１Ｂ図、第ｔＣ図、第１Ｄ図、第１Ｅ図は
フィールド酸化膜を含む半導体装置の製造方法の主要段
階を示す断面図、 第２図は本発明をＮチャネルＭＯ３Ｉ−ランジスタに適
用した例を示す断面図、 第３図及び第４図は従来例を示すものであって、第３Ａ
図、第３Ｂ図、第３Ｃ図、第３Ｄ図、第３Ｅ図はフィー
ルド酸化膜を含む従来の半導体装置の製造方法の主要段
階を示す断面図、第４図は従来の５ＩＬＯ法を示す断面
図である。 なお、図面に示す符号において、 １−−−−−−−−−−−−− Ｐ型シリコン基板２．
１２− ・−−−−−−−Ｓ ｉ Ｏ，層−一−−−−
−−−ポリシリコン層 Ｓｔ、Ｎ、層（第２のマスク材料層） １６・−・・−・−フィールド５ｉｎ２膜Ｓｉ３Ｎ、層
（第１のマスク材料層）
、 第１Ａ図、第１Ｂ図、第ｔＣ図、第１Ｄ図、第１Ｅ図は
フィールド酸化膜を含む半導体装置の製造方法の主要段
階を示す断面図、 第２図は本発明をＮチャネルＭＯ３Ｉ−ランジスタに適
用した例を示す断面図、 第３図及び第４図は従来例を示すものであって、第３Ａ
図、第３Ｂ図、第３Ｃ図、第３Ｄ図、第３Ｅ図はフィー
ルド酸化膜を含む従来の半導体装置の製造方法の主要段
階を示す断面図、第４図は従来の５ＩＬＯ法を示す断面
図である。 なお、図面に示す符号において、 １−−−−−−−−−−−−− Ｐ型シリコン基板２．
１２− ・−−−−−−−Ｓ ｉ Ｏ，層−一−−−−
−−−ポリシリコン層 Ｓｔ、Ｎ、層（第２のマスク材料層） １６・−・・−・−フィールド５ｉｎ２膜Ｓｉ３Ｎ、層
（第１のマスク材料層）
Claims (1)
- １、半導体基体の一主面上に酸化物層を形成する工程と
；この酸化物層上に耐酸化性及び耐熱性のある第１のマ
スク材料層を形成する工程と；この第１のマスク材料層
上に応力緩衝材料層を形成する工程と；この応力緩衝材
料層上に耐酸化性及び耐熱性のある第２のマスク材料層
を形成する工程と；前記第１のマスク材料層と前記応力
緩衝材料層と前記第２のマスク材料層とを夫々パターニ
ングしてマスクを形成する工程と；このマスクのない領
域に存在する前記半導体基体の表面を選択酸化する工程
とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8298189A JPH02260639A (ja) | 1989-03-31 | 1989-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8298189A JPH02260639A (ja) | 1989-03-31 | 1989-03-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02260639A true JPH02260639A (ja) | 1990-10-23 |
Family
ID=13789396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8298189A Pending JPH02260639A (ja) | 1989-03-31 | 1989-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02260639A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432117A (en) * | 1993-06-11 | 1995-07-11 | Rohm Co., Ltd. | Method of producing semiconductor device |
| US5753962A (en) * | 1996-09-16 | 1998-05-19 | Micron Technology, Inc. | Texturized polycrystalline silicon to aid field oxide formation |
| US5756390A (en) * | 1996-02-27 | 1998-05-26 | Micron Technology, Inc. | Modified LOCOS process for sub-half-micron technology |
| US5837596A (en) * | 1994-03-02 | 1998-11-17 | Micron Technology, Inc. | Field oxide formation by oxidation of polysilicon layer |
| US5989980A (en) * | 1996-08-19 | 1999-11-23 | Micron Technology, Inc. | Semiconductor processing method of forming field isolation oxide relative to a semiconductor substrate |
| US6387777B1 (en) | 1998-09-02 | 2002-05-14 | Kelly T. Hurley | Variable temperature LOCOS process |
-
1989
- 1989-03-31 JP JP8298189A patent/JPH02260639A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432117A (en) * | 1993-06-11 | 1995-07-11 | Rohm Co., Ltd. | Method of producing semiconductor device |
| US5837596A (en) * | 1994-03-02 | 1998-11-17 | Micron Technology, Inc. | Field oxide formation by oxidation of polysilicon layer |
| US5756390A (en) * | 1996-02-27 | 1998-05-26 | Micron Technology, Inc. | Modified LOCOS process for sub-half-micron technology |
| US5989980A (en) * | 1996-08-19 | 1999-11-23 | Micron Technology, Inc. | Semiconductor processing method of forming field isolation oxide relative to a semiconductor substrate |
| US5753962A (en) * | 1996-09-16 | 1998-05-19 | Micron Technology, Inc. | Texturized polycrystalline silicon to aid field oxide formation |
| US6114218A (en) * | 1996-09-16 | 2000-09-05 | Microm Technology, Inc. | Texturized polycrystalline silicon to aid field oxide formation |
| US6387777B1 (en) | 1998-09-02 | 2002-05-14 | Kelly T. Hurley | Variable temperature LOCOS process |
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