JPH0226319B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、半導体メモリに対し、データ書き込
み動作あるいはビツト操作を実行するメモリ駆動
回路に関する。

MOS型トランジスタ（以下トランジスタと称
す）により構成される半導体メモリセルの従来の
例を第１図に示す。半導体メモリセル５は、トラ
ンスフアゲーとして動作するトランジスタ１及び
２と、インバータ回路３及び４により構成され
る。トランジスタ１及び２のゲートは、アドレス
ライン６に接続され、アドレスライン６が“１”
（ハイレベル）の時、トランジスタ１及び２は導
通状態となり、アドレスライン６が“０”（ロウ
レベル）の時、トランジスタ１及び２は非導通状
態となる。又、トランジスタ１及び２の一方の端
子は、データ信号が入力されるデジツトライン７
及び７′にそれぞれ接続されている。

第１図において、アドレスライン６が、“１”
でトランジスタ１及び２が導通状態であつた場
合、デジツトライン７に“１”、デジツトライン
７′に“０”が入力されると、半導体メモリセル
には“１”が記憶される。又デジツトラインに
“０”、デジツトライン７′に“１”が入力された
時には、半導体メモリセルには“０”が記憶され
る。もし、デジツトライン７及び７′が開放状態
であれば、アドレスライン６が“１”であつても
半導体メモリセルの内容は保持される。尚、アド
レスライン６が“０”であつた場合には、トラン
ジスタ１及び２が非導通状態となるので、半導体
メモリセルの内容は保持される。

第２図に示すように複数ビツトの半導体メモリ
セルによつて構成された半導体メモリ装置８はア
ドレスライン６にメモリセルのトランジスタ１及
び２のゲートが複数個接続され、又、デジツトラ
イン７及び７′には、メモリセルのトランジスタ
１及び２の一方の端子がそれぞれ複数個接続され
ることによりマトリクス状に構成することができ
る。

上記のような半導体メモリは、マイクロコンピ
ユータやその周辺装置の内部メモリとして、又、
外部メモリとして広く使用されている。従来この
ような半導体メモリの内容に対しビツトセツトあ
るいはビツトリセツトなどを実行する場合、所定
のアドレスラインを“１”にし、指定された半導
体メモリの内容を一旦読み出し、次に、読み出し
た内容に対し、ビツト操作を実行した後、再び半
導体メモリにその操作結果を書き込まねばならな
かつた、したがつて、半導体メモリの内容に対
し、ビツトセツトあるいはビツトリセツトなどを
実行する場合には、データ書き込み動作処理時間
に比べ、半導体メモリ内容の読み出し及びビツト
操作処理を実行するので少なくとも２倍以上の処
理時間が必要となり、更に半導体メモリから読み
出された内容に対し、ビツト操作を実行するため
に、特別の論理演算回路などを必要としていた。
したがつて半導体メモリに対し、データ書き込み
動作及びビツト操作機能を有する装置を半導体集
積回路で実現する場合、トランジスタ素子数の増
加により、コストが増大するなどの欠点があつ
た。

本発明は、このような事情に鑑みて発明された
もので、半導体メモリへのデータ書き込み動作と
共に、半導体メモリへのデータ書き込み動作の処
理時間と等しい時間で、半導体メモリの内容に対
し、ビツトセツトあるいはビツトリセツト動作を
非常に簡単な回路構成で実行できるメモリ駆動回
路を提供している。特に、本発明によるメモリ駆
動回路を、半導体メモリが主体で特別な論理演算
回路を必要としない半導体装置（例えば、表示用
メモリを備えた表示装置）などに付加することに
より、半導体メモリに対し、データの書き込み動
作を実行すると共に半導体メモリの内容に対する
ビツトセツトあるいは、ビツトリセツト動作を半
導体メモリへのデータ書き込みと等しい時間で、
容易に実行でき、更に、ビツトセツト及びビツト
リセツト操作を実行する特別の論理演算回路が不
要となるため、トランジスタ素子数の少ない機能
的にすぐれた半導体装置を提供することができ
る。

本発明によれば、メモリセルアレイを構成する
メモリセルに第１および第２のデイジツト線の対
が接続し、アドレス信号により選択されたメモリ
セルに第１および第２のデイジツト線を介して入
力情報を記憶せしめるメモリ回路において、デー
タが入力されるデータ線と、第１の制御信号が入
力される第１の制御線と、第２の制御信号が入力
される第２の制御線と、第１の電位を供給する第
１の電位供給手段と、第２の電位を供給する第２
の電位供給手段と、第１の電位供給手段とデータ
線と第１および第２の制御線とに結合し、データ
線が第１の状態でかつ第１の制御信号が第１の状
態のときのみ第１の電位を選択されたメモリセル
に供給する第１のデイジツト線に与え、データ線
が第２の状態でかつ第２の制御信号が第１の状態
のときのみ第１の電位を選択されたメモリセルに
接続する第２のデイジツト線に与える手段と、第
２の電位供給手段とデータ線と第１および第２の
制御線とに結合し、データ線が第２の状態でかつ
第２の制御信号が第１の状態のときのみ選択され
たメモリセルに接続する第１のデイジツト線に第
２の電位を与え、データ線が第１の状態で第１の
制御信号が第１の状態のときのみ第２の電位を選
択されたメモリセルに接続する第２のデイジツト
線に与える手段とを有するメモリ回路を得る。

第３図を参照して本発明による一実施例を説明
する。

メモリ駆動回路２３・１〜２３・４を使用し、
４ビツト単位で、データ書き込み動作、ビツトセ
ツト動作及びビツトリセツト動作を実行する構成
図を示す。４ビツトバスライン２４より、データ
線２１・１〜２１・４にデータが入力されてい
る。本発明によるメモリ駆動回路２３は、半導体
メモリ装置８の各デイジツトライン対に接続する
ことにより、デジツトライン対上に接続された複
数ビツトの半導体メモリセルに対し、データ書き
込み動作及びビツト操作を実行することができ
る。同図の例では、４ビツト単位に、データ書き
込み動作及びビツト操作を実行する例であるが、
任意のビツト単位に拡張することができる。第４
図に第３図において、アドレスライン６・ｍをア
ドレスラインとし、デジツトライン７・１，
７′・１をデジツトラインとする半導体メモリセ
ルとデジツトライン７・１，７′・１に接続され
た本発明によるメモリ駆動回路２３の具体例を示
す。

同図は、相補型MOSトランジスタにより構成
された本発明の具体例であるが、ｎチヤンネル型
あるいはＰチヤンネル型MOSトランジスタによ
り構成した場合も適切な論理変換を実行すること
により適用可能である。尚、同図において、第１
図と同一手段には同一番号が付してある。

第４図において、トランジスタ１，２，１０及
び１１はｎチヤンネル型トランジスタであり、ト
ランジスタ９及び１２はＰチヤンネル型トランジ
スタであり、インバータ回路３，４，１９，２
０，２２と、アンド回路１３及び１４と、オア回
路１５及び１６は相補型トランジスタにより構成
されている。トランジスタ９及び１２のゲート
は、それぞれ、オア回路１５及び１６の出力と接
続され、トランジスタ９及び１２のソース側は
GND（グランド）に接続されている。トランジス
タ１０及び１１のゲートは、それぞれアンド回路
１３及び１４の出力と接続され、トランジスタ１
０及び１１のソース側は＋Ｖ（ハイレベル電圧）
に接続されている。トランジスタ９及び１０のド
レイン側は、半導体メモリセルのデジツトライン
７・１に接続され、トランジスタ１１及び１２の
ドレイン側はデジツトライン７′・１に接続され
ている。制御線１７及び１８は、データ書き込
み、ビツトセツト、ビツトリセツト及びデータ保
持の４つの状態を指定する制御線であり、制御線
１７はアンド回路１４及びインバータ回路１９に
入力されており、インバータ回路１９の出力は、
オア回路１５に入力されている。制御線１８は、
アンド回路１３及びインバータ回路２０に入力さ
れており、インバータ回路２０の出力は、オア回
路１６に入力されている。データが入力されるデ
ータ線２１は、アンド回路１３、オア回路１５及
びインバータ回路２２に入力されており、インバ
ータ回路２２の出力は、アンド回路１４と、オア
回路１６に入力されている。

次に第４図の動作を説明する。今、アドレスラ
イン６・ｍが“１”であり、半導体メモリセル５
に対し、データの書き込み操作が可能な状態であ
つたとする。初めに半導体メモリセル５に対し、
データ線２１に入力されたデータを書き込む場合
について説明する。この場合制御線１７及び１８
を“１”に指定する。データ線２１にデータ
“１”が入力された場合には、アンド回路１３と
オア回路１５の出力が“１”となり、アンド回路
１４とオア回路１５の出力が“０”となるので、
トランジスタ１０及び１２が導通状態となるの
で、デジツトライン７・１には＋Ｖ（以下“１”
とする）が伝達され、デジツトライン７′・１に
は、GND（以下“０”とする）が伝達されるので
半導体メモリセル５には、“１”が記憶される。
又、データ線２１にデータ“０”が入力された場
合には、アンド回路１３とオア回路１５の出力が
“０”となり、アンド回路１４とオア回路１６の
出力が“１”となるので、トランジスタ９及び１
１が導通状態となるのでデジツトライン７・１に
は、“０”が伝達され、デジツトライン７′・１に
は“１”が伝達されるので、半導体メモリセル５
には“０”が記憶される。

次に、半導体メモリセル５に対し、ビツトセツ
ト動作を実行する場合には、制御線１７を“０”、
制御線１８を“１”に指定する。データ線２１
に、データ“１”が入力されたた場合、アンド回
路１３とオア回路１５の出力が“１”となり、ア
ンド回路１４とオア回路１６の出力が“０”とな
るので、トランジスタ１０及び１２が導通状態と
なり、半導体メモリセル５には、“１”が記憶さ
れる。又、データ線にデータ“０”が入力された
場合には、アンド回路１３及び１４の出力が
“０”になり、オア回路１５及び１６の出力が
“１”となるので、トランジスタ９，１０，１１
及び１２とも非導通状態となり、デジツトライン
７・１及び７′・１は開放状態となり、半導体メ
モリセル５は以前のデータを保持する。したがつ
て、制御線１７を“０”、制御線１８を“１”に
指定した場合、データ線に“１”が入力された時
のみ選択された半導体メモリには“１”が記憶さ
れ、ビツトセツト動作を実行することができる。

次に、半導体メモリセル５に対し、ビツトリセ
ツト動作を実行する場合には、制御線１７を
“１”、制御線１８を“０”に指定する。データ線
２１に、データ“１”が入力された場合、アンド
回路１３及び１４の出力が“０”、オア回路１５
及び１６の出力が“１”となるので、トランジス
タ９，１０，１１及び１２はすべて非導通状態と
なり、半導体メモリセル５は以前のデータを保持
する。又、データ線にデータ“０”が入力された
場合には、アンド回路１３とオア回路１５の出力
が“０”、アンド回路１４とオア回路１６の出力
が“１”となり、トランジスタ９及び１１が導通
状態となり、デジツトライン７・１には“０”が
伝達され、デジツトライン７′・１には“１”が
伝達されるので半導体メモリセル５には“０”が
記憶される。したがつて制御線１７を“１”、制
御線１８を“０”に指定した場合、データ線に
“０”が入力された時のみ選択された半導体メモ
リには“０”が記憶され、ビツトリセツト動作を
実行することができる。

尚、半導体メモリに対し、データの書き込みを
実行しない時は、制御線１７及び１８を“０”に
設定しておけばよい。

第４図における本発明によるメモリ駆動回路２
３は、トランジスタ９〜１２と、アンド回路１３
及び１４とオア回路１５及び１６と、制御線とデ
ータ線により構成されるが、特に、トランジスタ
９〜１２は、半導体メモリのデジツトラインを駆
動するために、本来必要な回路であり本発明は制
御線１７及び１８により、トランジスタ９，１
０，１１，１２を制御するだけの簡単な回路構成
で、上記で説明したように半導体メモリに対し、
ビツト操作をも実行可能としている。

又、ビツトセツト動作において、データ線のデ
ータが“１”の時のみ選択された半導体メモリに
は、“１”が記憶され、ビツトリセツト動作にお
いてはデータ線のデータが“０”の時のみ選択さ
れた半導体メモリには“０”が記憶されるので、
半導体メモリの内容と、データとの論理和演算あ
るいは論理積演算を実行した場合と同様の効果を
持ち、マイクロコンピユータなどにおいて半導体
メモリの内容と、データの論理和演算あるいは論
理積演算機能として使用することも可能である。
又上記動作は第５図に示すように相補なトランジ
スタ２４〜３１の直列に接続した駆動回路２３′
でも実行できる。

以上のように、本発明によるメモリ駆動回路に
より、半導体メモリに対し、データ書き込み動作
あるいはビツトセツト動作あるいはビツトリセツ
トを非常に簡単な回路を付加することによつて実
行することができ、特にビツトセツト及びビツト
リセツト動作は、データ書き込み動作の処理時間
と等しい時間ですみ、半導体メモリを有する半導
体装置などにおいて、本発明によるメモリ駆動回
路を使用することにより、半導体メモリに対する
処理時間を短縮でき、更に、半導体装置において
ビツト操作機能を有したことによるトランジスタ
素子数の増加を防止することができ、コストの安
い、すぐれた機能を持つ半導体装置を提供できる
など、その効果は非常に大である。

【図面の簡単な説明】

第１図は半導体メモリセルの構成例を示す図、
第２図は半導体メモリアレイを示す図、第３図は
本発明による４ビツトメモリ操作構成を示す図、
第４図および第５図は本発明によるメモリ駆動回
路の各実施例を示す図である。 １７，１８……制御線、１９，２０，２２……
インバータ回路、２１……データ線、２４〜３１
……トランジスタ、２３，２３′……本発明によ
るメモリ駆動回路。

Claims (1)

【特許請求の範囲】
1. １ メモリセルアレイを構成するメモリセルに第
   １および第２のデイジツト線の対が接続し、アド
   レス信号により選択されたメモリセルに第１およ
   び第２のデイジツト線を介して入力情報を記憶せ
   しめるメモリ回路において、データが入力される
   データ線と、第１の制御信号が入力される第１の
   制御線と、第２の制御信号が入力される第２の制
   御線と、第１の電位を供給する第１の電位供給手
   段と、第２の電位を供給する第２の電位供給手段
   と、前記第１の電位供給手段と前記データ線と前
   記第１および第２の制御線とに結合し前記データ
   線が第１の状態でかつ前記第１の制御信号が第１
   の状態のときのみ前記第１の電位を選択されたメ
   モリセルに供給する第１のデイジツト線に与え前
   記データ線が第２の状態でかつ前記第２の制御信
   号が第１の状態のときのみ前記第１の電位を選択
   されたメモリセルに接続する第２のデイジツト線
   に与える手段と、前記第２の電位供給手段と前記
   データ線と前記第１および第２の制御線とに結合
   し前記データ線が第２の状態でかつ前記第２の制
   御信号が第１の状態のときのみ選択されたメモリ
   セルに接続する第１のデイジツト線に前記第２の
   電位を与え前記データ線が第１の状態で前記第１
   の制御信号が第１の状態のときのみ前記第２の電
   位を選択されたメモリセルに接続する第２のデイ
   ジツト線に与える手段とを有することを特徴とす
   るメモリ回路。