JPH0226320B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、半導体メモリに対し、データ書き込
み動作あるいはビツト操作を実行するメモリ駆動
回路に関する。

MOS型トランジスタ（以下トランジスタと称
す）により構成される半導体メモリセルの従来の
例を第１図に示す。半導体メモリセル５は、トラ
ンスフアーゲートとして動作するトランジスタ１
及び２と、インバータ回路３及び４により構成さ
れる。トランジスタ１及び２のゲートは、アドレ
スライン６に接続され、アドレスライン６が
“１”（ハイレベル）の時、トランジスタ１及び２
は導通状態となり、アドレスライン６が“０”
（ロウレベル）の時、トランジスタ１及び２の一
方の端子は、データ信号が入力されるデジツトラ
イン７及び７′にそれぞれ接続されている。

第１図において、アドレスライン６が、“１”
でトランジスタ１及び２が導通状態であつた場
合、デジツトライン７に“１”、デジツトライン
７′に“０”が入力されると、半導体メモリセル
には“１”が記憶される。又デジツトラインに
“０”、デジツトライン７′に“１”が入力された
時には、半導体メモリセルには“０”が記憶され
る。もし、デジツトライン７及び７′が開放状態
であれば、アドレスライン６が“１”であつても
半導体メモリセルの内容は保持される。尚、アド
レスライン６が“０”であつた場合には、トラン
ジスタ１及び２が非導通状態となるので、半導体
メモリセルの内容は保持される。

第２図に示すように複数ビツトの半導体メモリ
セルによつて構成された半導体メモリ装置８はア
ドレスライン６にメモリセルのトランジスタ１及
び２のゲートが複数個接続され、又、デジツトラ
イン７及び７′には、メモリセルのトランジスタ
１及び２の一方の端子がそれぞれ複数個接続され
ることによりマトリクス状に構成することができ
る。

上記のような半導体メモリは、マイクロコンピ
ユータやその周辺装置の内部メモリとして、又、
外部メモリとして広く使用されている。従来この
ような半導体メモリの内容に対しビツトセツトあ
るいはビツトリセツトなどを実行する場合、所定
のアドレスラインを“１”にし、指定された半導
体メモリの内容を一旦読み出し、次に、読み出し
た内容に対し、ビツト操作を実行した後、再び半
導体メモリにその操作結果を書き込まねばならな
かつた。したがつて、半導体メモリの内容に対
し、ビツトセツトあるいはビツトリセツトなどを
実行する場合には、データ書き込み動作処理時間
に比べ、半導体メモリ内容の読み出し及びビツト
操作処理を実行するので少なくとも２倍以上の処
理時間が必要となり、更に半導体メモリから読み
出された内容に対し、ビツト操作を実行するため
に、特別の論理演算回路などを必要としていた。
したがつて半導体メモリに対し、データ書き込み
動作及びビツト操作機能を有する装置を半導体集
積回路で実現する場合、トランジスタ素子数の増
加により、コストが増大するなどの欠点があつ
た。

本発明は、このような事情に鑑みて発明された
もので、半導体メモリへのデータ書き込み動作と
共に、半導体メモリへのデータ書き込み動作の処
理時間と等しい時間で、半導体メモリの内容に対
し、ビツトセツトあるいはビツトリセツト動作を
非常に簡単な回路構成で実行できるメモリ駆動回
路を提供している。特に、本発明によるメモリ駆
動回路を、半導体メモリが主体で特別な論理演算
回路を必要としない半導体装置（例えば、表示用
メモリを備えた表示装置）などに付加することに
より、半導体メモリに対し、データの書き込み動
作を実行すると共に半導体メモリの内容に対する
ビツトセツトあるいは、ビツトリセツト動作を半
導体メモリへのデータ書き込みと等しい時間で、
容易に実行でき、更に、ビツトセツト及びビツト
リセツト操作を実行する特別の論理演算回路が不
要となるため、トランジスタ素子数の少ない機能
的にすぐれた半導体装置を提供することができ
る。

本発明によれば、メモリセルに接続され２本で
１対をなす第１および第２のデイジツト線と、第
１のノードと第１の電源電位との間に直列に接続
された第１の導電型の第１および第２のトランジ
スタと、前記第１のノードと第２の電源電位との
間に直列に接続された第２の導電型の第３および
第４のトランジスタと、第１のノードを第１のデ
イジツト線に接続する第１の接続手段と、第２の
ノードと第１の電源電位との間に直列に接続され
た第１の導電型の第５および第６のトランジスタ
と、第２のノードと第２の電源電位との間に直列
に接続された第７および第８のトランジスタと、
第２のノードを第２のデイジツト線に接続する第
２の接続手段と、第１の制御情報を供給する第１
の制御情報供給手段と、この第１の制御情報の反
転情報を供給する第２の制御情報供給手段と、第
２の制御情報を供給する第３の制御情報供給手段
と、この第２の制御情報の反転情報を供給する第
４の制御情報供給手段と、入力情報を供給する入
力情報供給手段と、入力情報の反転情報を供給す
る反転入力情報供給手段と、第１の制御情報供給
手段を第８のトランジスタのゲートに接続する手
段と、第２の制御情報供給手段を第１のトランジ
スタのゲートに接続する手段と、第３の制御情報
供給手段を第４のトランジスタのゲートに接続す
る手段と、第４の制御情報供給手段を第５のトラ
ンジスタのゲートに接続する手段と、入力情報供
給手段を第２および第３のトランジスタのゲート
に接続する手段と、反転入力情報供給手段を第６
および第７のトランジスタのゲートに接続する手
段とを有するメモリ回路を得る。

第３図を参照して本発明が用いられる構成例を
説明する。

同図は、メモリ駆動回路２３・１〜２３・４を
使用し、４ビツト単位で、データ書き込み動作、
ビツトセツト動作及びビツトリセツト動作を実行
する構成例である。４ビツトバスライン２４よ
り、データ線２１・１〜２１・４にデータが入力
されている。後述する本発明の実施例を用いたメ
モリ駆動回路２３は、半導体メモリ装置８の各デ
イジツトライン対に接続することにより、デジツ
トライン対上に接続された複数ビツトの半導体メ
モリセルに対し、データ書き込み動作及びビツト
操作を実行することができる。同図の例では、４
ビツト単位に、データ書き込み動作及びビツト操
作を実行する例であるが、任意のビツト単位に拡
張することができる。

第４図に第３図において、アドレスライン６・
ｍをアドレスラインとし、デジツトライン７・
１，７′・１をデジツトラインとする半導体メモ
リセルとデジツトライン７・１，７′・１に接続
された本発明の実施例によるメモリ駆動回路２３
を示す。

同図は、相補型MOSトランジスタにより構成
された本発明の具体例である。尚、同図におい
て、第１図と同一手段には同一番号が付してあ
る。

第４図において、トランジスタ２６乃至２９は
ｎチヤンネル型トランジスタであり、トランジス
タ２４，２５，３０及び３１はＰチヤンネル型ト
ランジスタであり、インバータ回路１９，２０，
２２は相補型トランジスタにより構成されてい
る。トランジスタ２４及び３１のゲートは、それ
ぞれ、インバータ回路１９及び２０の出力と接続
され、トランジスタ２４及び３１のソース側は
GND（グランド）に接続されている。トランジス
タ２７及び２８のゲートは、それぞれ制御線１８
及び１７の出力と接続され、トランジスタ２７及
び２８のソース側は＋Ｖ（ハイレベル電圧）に接
続されている。これらトランジスタ２４，２７お
よび２８，３１の間には直列にトランジスタ２
５，２６および２９，３０がれぞれ接続されてお
り、トランジスタ２４及び２７のドレイン側は、
トランジスタ２５，２６を介して半導体メモリセ
ルのデジツトライン７・１に接続され、トランジ
スタ２８及び３１のドレイン側はトランジスタ２
９，３０を介してデジツトライン７′・１に接続
されている。制御線１７及び１８は、データ書き
込み、ビツトセツト、ビツトリセツト及びデータ
保持の４つの状態を指定する制御線であり、制御
線１７はトランジスタ２８及びインバータ回路１
９に入力されており、インバータ回路１９の出力
は、トランジスタ２４に入力されている。制御線
１８は、トランジスタ２７及びインバータ回路２
０に入力されており、インバータ回路２０の出力
は、トランジスタ３１に入力されている。データ
が入力されるデータ線２１は、トランジスタ２
５，２６及びインバータ回路２２に入力されてお
り、インバータ回路２２の出力は、トランジスタ
２９と３０に入力されている。

次に第４図の動作を説明する。今、アドレスラ
イン６・ｍが“１”であり、半導体メモリセル５
に対し、データの書き込み操作が可能な状態であ
つたとする。初めに半導体メモリセル５に対し、
データ線２１に入力されたデータを書き込む場合
について説明する。この場合制御線１７及び１８
を“１”に指定する。データ線２１にデータ
“１”が入力された場合には、トランジスタ２６
と２７のゲートが“１”となり、トランジスタ３
０，３１のゲートが“０”となるので、トランジ
スタ２６，２７，３０及び３１が導通状態とな
り、デジツトライン７・１には＋Ｖ（以下“１”
とする）が伝達され、デジツトライン７′・１に
は、GND（以下“０”とする）が伝達されるので
半導体メモリセル５には、“１”が記憶される。
又、データ線２１にデータ“０”が入力された場
合には、トランジスタ２４と２５のゲートが
“０”となり、トランジスタ２８と２９のゲート
が“１”となるので、トランジスタ９，２４，２
５，２８，２９が導通状態となるのでデジツトラ
イン７・１には、“０”が伝達され、デジツトラ
イン７′・１には“１”が伝達されるので、半導
体メモリセル５には“０”が記憶される。

次に、半導体メモリセル５に対し、ビツトセツ
ト動作を実行する場合には、制御線１７を“０”、
制御線１８を“１”に指定する。データ線２１
に、データ“１”が入力された場合、トランジス
タ２６と２７のゲートが“１”となり、トランジ
スタ３０と３１のゲートが“０”となるので、ト
ランジスタ２６，２７，３０，３１が導通状態と
なり、半導体メモリセル５には、“１”が記憶さ
れる。又、データ線にデータ“０”が入力された
場合には、トランジスタ２６，３０，２８，２４
が非導通状態となり、デジツトライン７・１及び
７′・１は開放状態となり、半導体メモリセル５
は以前のデータを保持する。したがつて、制御線
１７を“０”、制御線１８を“１”に指定した場
合、データ線に“１”が入力された時のみ選択さ
れた半導体メモリには“１”が記憶され、ビツト
セツト動作を実行することができる。

次に、半導体メモリセル５に対し、ビツトリセ
ツト動作を実行する場合には、制御線１７を
“１”、制御線１８を“０”に指定する。データ線
２１に、データ“１”が入力された場合、トラン
ジスタ２５，２９，２７，３１はすべて非導通状
態となり、半導体メモリセル５は以前のデータを
保持する。又、データ線にデータ“０”が入力さ
れた場合には、トランジスタ２５及び２４が導通
状態となり、デジツトライン７・１には“０”が
伝達され、一方トランジスタ２８，２９が導通状
態となつてデジツトライン７′・１には“１”が
伝達されるので半導体メモリセル５には“０”が
記憶される。したがつて制御線１７を“１”、制
御線１８を“０”に指定した場合、データ線に
“０”が入力された時のみ選択された半導体メモ
リには“０”が記憶され、ビツトリセツト動作を
実行することができる。

尚、半導体メモリに対し、データの書き込みを
実行しない時は、制御線１７及び１８を“０”に
設定しておけばよい。

第４図における本発明によるメモリ駆動回路２
３は、トランジスタ２４〜３１と、インバータ回
路１９，２０及び２２と、制御線とデータ線によ
り構成されるが、特に、トランジスタ２５，２
６，２９，３０は、半導体メモリのデジツトライ
ンを駆動するために、本来必要な回路であり本発
明は制御線１７及び１８により、トランジスタ２
４，２７，２８，３１を制御するだけの簡単な回
路構成で、上記で説明したように半導体メモリに
対し、ビツト操作をも実行可能としている。

又、ビツトセツト動作において、データ線のデ
ータが“１”の時のみ選択された半導体メモリに
は、“１”が記憶され、ビツトリセツト動作にお
いてはデータ線のデータが“０”の時のみ選択さ
れた半導体メモリには“０”が記憶されるので、
半導体メモリの内容と、データとの論理和演算あ
るいは論理積演算を実行した場合と同様の効果を
持ち、マイクロコンピユータなどにおいて半導体
メモリの内容と、データとの論理和演算あるいは
論理積演算機能として使用することも可能であ
る。

以上のように、本発明によるメモリ駆動回路に
より、半導体メモリに対し、データ書き込み動作
あるいはビツトセツト動作あるいはビツトリセツ
ト動作を非常に簡単な回路を付加することによつ
て実行することができ、特にビツトセツト及びビ
ツトリセツト動作は、データ書き込み動作の処理
時間と等しい時間ですみ、半導体メモリ駆動回路
を使用することにより、半導体メモリに対する処
理時間を短縮でき、更に、半導体装置においてビ
ツト操作機能を有したことによるトランジスタ素
子数の増加を防止することができ、コストの安
い、すぐれた機能を持つ半導体装置を提供できる
など、その効果は非常に大である。

【図面の簡単な説明】

第１図は半導体メモリセルの構成例を示す図、
第２図は半導体メモリアレイを示す図、第３図は
本発明を用いた４ビツトメモリ操作構成を示す
図、第４図は本発明の実施例によるメモリ駆動回
路を示す図である。 １７，１８……制御線、１９，２０，２２……
インバータ回路、２１……データ線、２４〜３１
……トランジスタ、２３……本発明によるメモリ
駆動回路。

Claims (1)

【特許請求の範囲】
1. １ メモリセルに接続され２本で１対をなす第１
   および第２のデイジツト線と、第１のノードと第
   １の電源電位との間に直列に接続された第１の導
   電型の第１および第２のトランジスタと、前記第
   １のノードと第２の電源電位との間に直列に接続
   された第２の導電型の第３および第４のトランジ
   スタと、前記第１のノードを前記第１のデイジツ
   ト線に接続する第１の接続手段と、第２のノード
   と前記第１の電源電位との間に直列に接続された
   前記第１の導電型の第５および第６のトランジス
   タと、前記第２のノードと前記第２の電源電位と
   の間に直列に接続された第７および第８のトラン
   ジスタと、前記第２のノードを前記第２のデイジ
   ツト線に接続する第２の接続手段と、第１の制御
   情報を供給する第１の制御情報供給手段と、前記
   第１の制御情報の反転情報を供給する第２の制御
   情報供給手段と、第２の制御情報を供給する第３
   の制御情報供給手段と、前記第２の制御情報の反
   転情報を供給する第４の制御情報供給手段と、入
   力情報を供給する入力情報供給手段と、前記入力
   情報の反転情報を供給する反転入力情報供給手段
   と、前記第１の制御情報供給手段を前記第８のト
   ランジスタのゲートに接続する手段と、前記第２
   の制御情報供給手段を前記第１のトランジスタの
   ゲートに接続する手段と、前記第３の制御情報供
   給手段を前記第４のトランジスタのゲートに接続
   する手段と、前記第４の制御情報供給手段を前記
   第５のトランジスタのゲートに接続する手段と、
   前記入力情報供給手段を前記第２および第３のト
   ランジスタのゲートに接続する手段と、前記反転
   入力情報供給手段を前記第６および第７のトラン
   ジスタのゲートに接続する手段とを有することを
   特徴とするメモリ回路。