JPH02263246A - ロジックアナライザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野］ この発明は、多チャンネルのディジタル信号の論理レベルをクロック毎に検出して時系列的にメモリに記憶し、かつ解析するロジックアナライザに関するものである。 【従来の技術】

第２図は例えば電子雑誌「エレクトロニクス」第２７巻
１２号１１７７〜１１８８真に示された従来のロジック
アナライザＬＡの構成を示すブロック接続図であり、図
において、１０はロジックアナライザＬＡによって動作
タイミングが解析される対象の情報処理装置、ＳＩＯは
被解′析対象の情報処理装置１０からロジックアナライ
ザＬＡに人力されるアドレス情報、データ情報、コント
ロール信号、ステータス信号、エラー情報などを含む動
作情報、１は動作情報Ｓ１０の論理レベルを判定するコ
ンパレータ、２はコンパレータ１の出力信号Ｓ１をサン
プリングするサンプリング回路、３はコンパレータ１の
出力信号Ｓ１のうち、外部クロックに相当する信号とデ
ータ処理・制御部７からの内部クロック及びクロック設
定情報Ｓ３７を基にクロックＳ３を生成するクロックジ
ェネレータ、４はサンプリングされた入力データＳ２゜
クロックＳ３及びデータ処理・制御部７からのトリガト
レース設定情報Ｓ４７を基に、トリガ及びトレース条件
の設定、判定を行うトリガジェネレータ、５はトリガジ
ェネレータ４からの書込みクロック、トレースストップ
信号Ｓ４及びデータ処理・制御部７からの情報３５７な
どにより、メモリ回路６のアドレス情報、リードライト
情報Ｓ５を生成するメモリコントロール回路、６はサン
プリングされた入力データＳ２を、アドレス情報。 リードライト情報等Ｓ５に基づき記憶し、又は当該記憶
したデータを出力するメモリ回路、７はメモリ回路６か
らの情報Ｓ６を読出し、その情報を加工し、タイミング
チャート、逆アセンブルリスト等を表示、記録したり、
フロッピーディスク等の補助記憶装置に蓄積したり、そ
の加工データを外部に出力したり、クロックジェネレー
タ３．トリガジェネレータ４．メモリコントロール回路
５に対し設定情報を送受するデータ処理・制御部である
。８はデータ処理・制御部７への設定条件や制御情報Ｓ
７を与える操作キー、９はデータ処理・制御部７で解析
された情報処理装置１０のタイミング等の情報を表示す
るＣＲＴ表示器、１工は情報のハードコピーが取れるビ
デオプリンタである。 次に動作について説明する。ロジックアナライザＬＡは
、一般にハードウェア解析を目的とするロジックタイミ
ングアナライザとソフトウェアのモニタを主に行うロジ
ックステートアナライザの２種の機能を有している。ど
ちらも、ハードウェア的には殆ど同様なので、ここでは
、ロジックタイミングアナライザについて説明する。 被解析対象の情報処理装置１０のアドレス情報。 データ情報、コントロール信号、ステータス信号。 エラー情報等の動作情報３１０は、ロジックアナライザ
ＬＡのコンパレータエを介してサンプリング回路２の入
力となる。一方、コンパレータ１の出力信号Ｓ１のうち
、クロック生成用信号はクロックジェネレータ３に入り
、あらかじめデータ処理・制御部７から送出されたクロ
ック設定情報８３７等により設定されているクロック生
成条件により、情報処理装置１０の内部動作に同期した
クロックＳ３を生成して、サンプリング回路２とトリガ
ジェネレータ４に送出する。このサンプリング回路２は
、上記出力信号Ｓ１をサンプリングした後、メモリ回路
６の入力データとなると共に、一部のデータはトリガジ
ェネレータ４に行き、あらかじめデータ処理・制御部７
から送出されたトリガトレース設定情報Ｓ４７により設
定されている特定命令、特定データ、特定アドレス等の
トリガトレース条件と比較され、書込みクロック、トレ
ースストップ信号Ｓ４が生成されて、これがメモリコン
トロール回路５に入力される。メモリコントロール回路
５では、あらかじめデータ処理・制御部７から送出され
た書込みモード、トリガストップ、ディレィ情報Ｓ５７
により、書込みモード及びトリガストップ、ディレィが
設定されており、書込みクロック、トレースストップ信
号Ｓ４は、その設定条件に従って書込みクロックＳ４が
入る毎に内部に設けたアドレスカウンタをカウントアツ
プし、メモリ回路６のアドレス情報、書込み信号Ｓ５を
生成し、メモリ回路６に与える。メモリ回路６はサンプ
リング回路２の出力情報Ｓ２を書込みデータとし、アド
レス情報、書込み信号Ｓ５に従って、データが書き込ま
れる。従って、メモリ回路６には、トレースストップ検
知前後の情報処理装置１０の内部情報ＳＩＯが、メモリ
回路６のメモリ容量の分だけ格納される。メモリ回路６
に格納された情報すなわち情報処理装置１０の内部動作
タイミングは、後でデータ処理・制御部７からリードモ
ード設定情報、読出し信号、アドレス情報Ｓ５７をメモ
リコントロール回路５に送出することによって、メモリ
情報Ｓ６を順次読出し、そのデータを解析しＣＲ７表示
器９に表示する。そして、この表示された内容によって
、情報処理装置１０の内部動作タイミングを知ることが
できる。なお、トリガの設定パターンとしては、すべて
のトリガレベルのすべてのチャンネルで１゜０、または
Ｘの論理レベルからなる論理積ＡＮＤ条件の他に、信号
の変化点でトリガするエツジトリガ、ひげが生じたとこ
ろでトリガするグリッジトリガがある。また、一定の幅
をもったパターンのみでトリガがかけられるパルス幅指
定機能などもある。

【発明が解決しようとする課Ｂ】

従来のロジックアナライザは以上のように構成されてい
るので、被解析対象である情報処理装置１０からの動作
情報の入力パターンが指定の幅以上あるいは以下になっ
たところでトリガをかける場合、指定できる入力パター
ンの幅は、サンプリン・グ周期によって制限される為、
継続時間の長い入力パターンでトリガをかける場合は、
サンプリング周期を大きくしないと必要な幅が指定でき
ないので、上記動作情報の分解能が下がり解析ができな
（なるほか、継続時間の短い入力パターンでトリガをか
ける場合は、サンプリング周期を小さくしないと幅が指
定できないので、上記動作情報の入力パターンの範囲が
小さくなり、解析ができなくなるなどの問題点があった
。 この発明は上記のような問題点を解消するためになされ
たもので、サンプリング周期とは関係なく、任意の入力
パターンの継続時間で、トリガ動作させることにより、
情報処理装置の動作情報を高分解能で、詳細にタイミン
グ解析することができるロジックアナライザを得ること
を目的とする。

【課題を解決するための手段］ この発明に係るロジックアナライザは、クロックジェネ
レータおよびトリガジェネレータとデータ処理・制御部
との間にカウンタを接続して、上記データ処理・制御部
から送出されるカウンタ制御信号、データ情報により入
力パターンの継続信号を設定し、かつ上記トリガジェネ
レータ４からの書込みクロック、トレースストップ信号
により、クロックジェネレータのクロック周期でカウン
トアツプして、設定時間に達すると、トリガ出力制御信
号を上記データ処理・制御部に送出するようにしたもの
である。 【作　用】 この発明におけるカウンタは、情報処理装置からの動作
情報の入力パターンが一定時間継続した場合に、トリガ
を動作させる要求があったとき、キー操作などにより任
意に設定した継続時間に達すると、トリガ出力制御信号
をデータ処理・制御部に送出し、これによりメモリコン
トロール回路にロックをかけている書込みクロック、ト
レースストップ信号を解除させるように動作する。

【実施例】

以下、この発明の一実施例を図について説明する。第１
図において、１２はトリガパターン継続時間監視用のカ
ウンタ、５７１２はキー操作部８からの設定データをデ
ータ処理・制御部７で加工して得たカウンタ制御信号及
びデータ情報、５１２７はトリガジェネレータ４に対し
設定情報を送受するためのデー”夕処理・制御部７に与
えるカウンタからのトリガ出力制御信号である。なお、
このほかの第２図に示したものと同一の構成部分には同
一符号を付して、その重複する説明は省略する。 次に動作について説明する。被解析対象である情報処理
装置からの動作情報の入力パターンがある一定時間継続
した場合に、トリガを動作させる要求があった場合の処
理について説明する。 被解析対象の情報処理装置１０のアドレス情報。 データ情報、、コントロール信号、ステータス信号。 エラー情報等の動作情報Ｓ１０は、ロジックアナライザ
ＬＡのコンパレータ１を介して、サンプリング回路２に
入力される。一方、コンパレータ１の出力信号Ｓ１のう
ち、クロック生成用信号はクロックジェネレータ３に入
り、あらかじめデータ処理・制御部７から送出されたク
ロック設定情報３３７等により設定されているクロック
生成条件により、情報処理装置１０の内部動作に同期し
たクロックＳ３を生成して、サンプリング回路２とトリ
ガジェネレータ４及びカウンタ１２に送出する。このサ
ンプリング回路２は上記出力信号３１′をサンプリング
した後、メモリ回路６の入力データとなると共に、一部
のデータはトリガジェネレータ４に行き、あらかじめデ
ータ処理・制御部７から送出されたトリガトレース設定
情報Ｓ４７により設定されている特定命令、特定データ
、特定アドレス等のトリガ・トレース条件と比較され、
信号込みクロック、トレースストップ信号Ｓ４を生成し
て、これがカウンタ１２及びメモリコントロール回路５
に入力される。メモリコントロール回路５では、あらか
じめデータ処理・制御部７から送出された書込みモード
、トリガストップ、ディレィ情報３５７により、書込み
モード及びトリガストップ、ディレィが設定されており
、書込みクロック、トレースストップ信号Ｓ４はロック
されている。カウンタ１２は、あらかじめデータ処理・
制御部７から送出されたカウンタ制御信号、データ情報
５７１２により入力パターンの継続時間が設定されてお
り、書込みクロック、トレースストップ信号Ｓ４により
クロックＳ３の周期でカウントアツプし、設定された継
続時間に達すると、カウンタ１２からのトリガ出力制御
信号５１２７がデータ処理・制御部７に送出される。デ
ータ処理・制御部７は、このトリガ出力制御信号５１２
７を受けてメモリコントロール回路５にロックをかけて
いた書込みクロック、トレースストップ信号Ｓ４を解除
して、先に設定された条件に従って書込みクロックが入
る毎にアドレスカウンタをカウントアツプし、メモリ回
路６のアドレス情報、書込み信号Ｓ５を生成し、メモリ
回路６に与える。 二のように、サンプリング回路２におけるサンプリング
周期とは関係なく、任意に設定した入力パターンの継続
時間でトリガをかけるようにすることによって、分解能
の高いタイミング解析が実施できる。なお、以後の動作
は従来と同一である。 なお、上記実施例では、トリガ継続時間の監視をカウン
タ１２を用いてハードウェア構成で実現したが、カウン
タ１２の機能をデータ処理・制御部７の中のソフトウェ
ア処理によって行ってもよい。 【発明の効果］ 以上のように、この発明によれば、キー操作などにより
データ処理・制御部から送出されるカウンタ制御信号、
データ情報により入力パターンの継続時間を設定し、か
つトリガジェネレータからの書込みクロック、トレース
ストップ信号によりクロックジェネレータのクロック周
期で上記継続時間をカウンタによりカウントアツプし、
設定時間に達した際に、トリガ出力制御信号を上記デー
タ処理・制御部に返すように構成したので、サンプリン
グ周期に関係なく、任意の動作情報の継続時間でトリガ
をかけることができ、このため再現性の低い現象などの
解析時間を短縮できるとともに、分解能の高い詳細なタ
イミング解析を実施できるものが得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるロジックアナライザ
の構成を示すブロック接続図、第２図は従来のロジック
アナライザの構成を示すブロック接続図である。 ２はサンプリング回路、３はクロックジェネレータ、４
はトリガジェネレータ、５はメモリコントロール回路、
６はメモリ回路、７はデータ処理・制御部、８は操作キ
ー　１０は被解析対象の情報処理装置、１２はカウンタ
。 なお、図中、同一符号は同一、又は相当部分を示す。 特　許　出　願　人　　三菱電機株式会社（外２名）

Claims (1)

【特許請求の範囲】
1. 　被解析対象である情報処理装置の動作情報をサンプリ
   ングするサンプリング回路と、上記動作情報中のクロッ
   ク生成用信号及び予め設定したクロック設定情報に従っ
   て、上記情報処理装置の内部動作に同期したクロックを
   生成して、上記サンプリング回路へ入力するクロックジ
   ェネレータと、このクロックジェネレータからのクロッ
   ク、上記サンプリング回路の出力データ及び予め設定し
   たトリガトレース情報にもとづいて書込みクロックを生
   成するトリガジェネレータと、このトリガジェネレータ
   からの書込みクロックの入力毎に、予め設定した書込み
   モード、トリガストップ、ディレィ情報に従ってアドレ
   ス情報、書込み信号を生成するメモリコントロール回路
   と、このメモリコントロール回路からのアドレス情報、
   書込み信号に従って、上記サンプリング回路の出力情報
   を書込むメモリ回路と、上記クロックジェネレータ、ト
   リガジェネレータ及びメモリコントロール回路を制御す
   ることによって、上記メモリ回路に書込まれた上記情報
   処理装置の内部動作タイミングデータを読出して解析処
   理するデータ処理・制御部とを備えたロジックアナライ
   ザにおいて、上記データ処理・制御部から出力するカウ
   ンタ制御信号及びデータ情報により上記動作情報の入力
   パターンの継続時間を設定し、かつ上記トリガジェネレ
   ータからの書込みクロック、トレースストップ信号によ
   り、上記クロックジェネレータのクロック周期でカウン
   トアップし、設定した継続時間に達すると、トリガ出力
   制御信号を上記データ処理・制御部に送出するカウンタ
   を設けたことを特徴とするロジックアナライザ。