JPH05121675A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH05121675A JPH05121675A JP3281549A JP28154991A JPH05121675A JP H05121675 A JPH05121675 A JP H05121675A JP 3281549 A JP3281549 A JP 3281549A JP 28154991 A JP28154991 A JP 28154991A JP H05121675 A JPH05121675 A JP H05121675A
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Abstract
(57)【要約】
【目的】 膜厚に差をつけた酸化膜パターンを利用する
ことにより、ＮｃｈＭＯＳのしきい値コントロール用の
ホトマスクを減らす。 【構成】 厚い酸化膜（１５）をホトエッチングして開
口部を形成し、開口部内に薄い酸化膜（１８）を形成す
る。両者の膜厚の差を利用して、先ずＰ型不純物をイオ
ン注入、熱拡散してＰ型ウェル領域（１９）を形成す
る。再度膜厚の差を利用して、同じ領域にしきい値電圧
ＶtをコントロールするためのＮ型不純物をイオン注入
する。
ことにより、ＮｃｈＭＯＳのしきい値コントロール用の
ホトマスクを減らす。 【構成】 厚い酸化膜（１５）をホトエッチングして開
口部を形成し、開口部内に薄い酸化膜（１８）を形成す
る。両者の膜厚の差を利用して、先ずＰ型不純物をイオ
ン注入、熱拡散してＰ型ウェル領域（１９）を形成す
る。再度膜厚の差を利用して、同じ領域にしきい値電圧
ＶtをコントロールするためのＮ型不純物をイオン注入
する。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＯＣＯＳ構造とＣＭ
ＩＳ素子を有する半導体集積回路の製造方法に関する。
ＩＳ素子を有する半導体集積回路の製造方法に関する。
【０００２】
【従来の技術】従来のＬＯＣＯＳ構造のＣＭＩＳ半導体
装置の使用電圧は、素子活性領域のしきい値電圧Ｖtと
フィールド酸化膜領域の寄生ＭＯＳトランジスタのしき
い値電圧Ｖtによって規定されているため、その使用電
圧を高めようとすると前記素子活性領域のしきい値電圧
Ｖtや寄生ＭＯＳトランジスタのしきい値電圧Ｖtを所定
の値にコントロールする必要がある。しきい値電圧Ｖt
をコントロールするためには、従来より、前記素子活性
領域やフィールド酸化膜領域にＰ型又はＮ型の不純物を
イオン注入して、基板の不純物濃度を部分的に変化させ
ることが行われている（例えば、特公昭６３−８６２２
号公報）。
装置の使用電圧は、素子活性領域のしきい値電圧Ｖtと
フィールド酸化膜領域の寄生ＭＯＳトランジスタのしき
い値電圧Ｖtによって規定されているため、その使用電
圧を高めようとすると前記素子活性領域のしきい値電圧
Ｖtや寄生ＭＯＳトランジスタのしきい値電圧Ｖtを所定
の値にコントロールする必要がある。しきい値電圧Ｖt
をコントロールするためには、従来より、前記素子活性
領域やフィールド酸化膜領域にＰ型又はＮ型の不純物を
イオン注入して、基板の不純物濃度を部分的に変化させ
ることが行われている（例えば、特公昭６３−８６２２
号公報）。
【０００３】素子活性領域のしきい値電圧Ｖtをコント
ロールする従来のプロセスを図９から図１２に従って説
明する。 （イ）ＰｃｈＭＯＳを形成するＮ型エピタキシャル層
（１）の表面を熱酸化して膜厚数百Åの酸化膜（２）を
形成する（図９）。 （ロ）酸化膜（２）の上に第１のホトレジスト（３）を
形成し、酸化膜（２）を通してＰ型不純物（ボロン等）
を選択的にイオン注入する（図１０）。
ロールする従来のプロセスを図９から図１２に従って説
明する。 （イ）ＰｃｈＭＯＳを形成するＮ型エピタキシャル層
（１）の表面を熱酸化して膜厚数百Åの酸化膜（２）を
形成する（図９）。 （ロ）酸化膜（２）の上に第１のホトレジスト（３）を
形成し、酸化膜（２）を通してＰ型不純物（ボロン等）
を選択的にイオン注入する（図１０）。
【０００４】（ハ）第１のホトレジスト（３）を除去し
た後、前工程でイオン注入したＰ型不純物を熱拡散する
ことにより、ＮｃｈＭＯＳ形成用のＰ型ウェル領域
（４）を形成する（図１１）。 （ニ）再度ホトリソ工程を行うことにより、酸化膜
（２）の上に第２のホトレジスト（５）を形成し、酸化
膜（２）を通してＰ型ウェル領域（４）の表面にＮ型不
純物（ヒ素等）を選択的にイオン注入する（図１２）。
た後、前工程でイオン注入したＰ型不純物を熱拡散する
ことにより、ＮｃｈＭＯＳ形成用のＰ型ウェル領域
（４）を形成する（図１１）。 （ニ）再度ホトリソ工程を行うことにより、酸化膜
（２）の上に第２のホトレジスト（５）を形成し、酸化
膜（２）を通してＰ型ウェル領域（４）の表面にＮ型不
純物（ヒ素等）を選択的にイオン注入する（図１２）。
【０００５】そして、フィールド酸化膜の形成、ゲート
酸化膜とゲート電極の形成、およびＮ+型ソース・ドレ
イン領域とＰ+型ソース・ドレイン領域の形成を行う
と、前記ゲート電極下のチャンネル部分の不純物濃度が
前記Ｎ型不純物のドープにより緩和されるので、Ｎｃｈ
ＭＯＳのしきい値電圧Ｖtをコントロール（低下）でき
る、というものである。
酸化膜とゲート電極の形成、およびＮ+型ソース・ドレ
イン領域とＰ+型ソース・ドレイン領域の形成を行う
と、前記ゲート電極下のチャンネル部分の不純物濃度が
前記Ｎ型不純物のドープにより緩和されるので、Ｎｃｈ
ＭＯＳのしきい値電圧Ｖtをコントロール（低下）でき
る、というものである。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うなＬＯＣＯＳ構造とＣＭＩＳ半導体装置を備えた半導
体装置は製造に用いるマスク数が多く、そのプロセスに
よっては２０枚前後にも達する。特にバイポーラ素子と
ＣＭＯＳ素子とを一体化したＢｉ−ＣＭＯＳ半導体装置
においては、組み込む素子の数が多種類にわたり、プロ
セスが複雑化するためにマスク数が一層増大し易い。
うなＬＯＣＯＳ構造とＣＭＩＳ半導体装置を備えた半導
体装置は製造に用いるマスク数が多く、そのプロセスに
よっては２０枚前後にも達する。特にバイポーラ素子と
ＣＭＯＳ素子とを一体化したＢｉ−ＣＭＯＳ半導体装置
においては、組み込む素子の数が多種類にわたり、プロ
セスが複雑化するためにマスク数が一層増大し易い。
【０００７】従来の素子活性領域のしきい値電圧Ｖtの
コントロール方法は、Ｐ型ウェル領域（４）を一担高温
熱拡散する必要性から、Ｐ型ウェル領域（４）形成用ホ
トリソ工程とＮ型不純物導入用ホトリソ工程とを別個に
行う必要があり、それに伴って個々にホトマスクを必要
とする。そのため、前記マスク数の増大を助長し、工程
の複雑化とコスト高を招く欠点があった。
コントロール方法は、Ｐ型ウェル領域（４）を一担高温
熱拡散する必要性から、Ｐ型ウェル領域（４）形成用ホ
トリソ工程とＮ型不純物導入用ホトリソ工程とを別個に
行う必要があり、それに伴って個々にホトマスクを必要
とする。そのため、前記マスク数の増大を助長し、工程
の複雑化とコスト高を招く欠点があった。
【０００８】
【課題を解決するための手段】本発明は上述した欠点に
鑑み成されたもので、厚い酸化膜（１５）をパターニン
グして開口部（１７）を形成する工程と、開口部（１
７）内のエピタキシャル層（１４）表面に薄い酸化膜
（１８）を形成する工程と、厚い酸化膜（１５）と薄い
酸化膜（１８）の膜厚の差により選択的にＰ型不純物を
イオン注入する工程と、Ｐ型不純物を拡散してＰ型ウェ
ル領域（１９）を形成する工程と、再び厚い酸化膜（１
５）と薄い酸化膜（１８）の膜厚の差を利用してウェル
領域（１９）の表面にＮ型不純物を選択的にイオン注入
する工程と、を具備することにより、マスク数を減らし
たしきい値電圧Ｖtのコントロール方法を提供するもの
である。
鑑み成されたもので、厚い酸化膜（１５）をパターニン
グして開口部（１７）を形成する工程と、開口部（１
７）内のエピタキシャル層（１４）表面に薄い酸化膜
（１８）を形成する工程と、厚い酸化膜（１５）と薄い
酸化膜（１８）の膜厚の差により選択的にＰ型不純物を
イオン注入する工程と、Ｐ型不純物を拡散してＰ型ウェ
ル領域（１９）を形成する工程と、再び厚い酸化膜（１
５）と薄い酸化膜（１８）の膜厚の差を利用してウェル
領域（１９）の表面にＮ型不純物を選択的にイオン注入
する工程と、を具備することにより、マスク数を減らし
たしきい値電圧Ｖtのコントロール方法を提供するもの
である。
【０００９】
【作用】本発明によれば、厚い酸化膜（１５）と薄い酸
化膜（１８）との膜厚の差を利用してＰ型ウェル領域
（１９）の形成とＮ型不純物の導入を行うので、ホトリ
ソ工程が１回で済み、従来例に比べてマスク数を１枚減
らすことができる。
化膜（１８）との膜厚の差を利用してＰ型ウェル領域
（１９）の形成とＮ型不純物の導入を行うので、ホトリ
ソ工程が１回で済み、従来例に比べてマスク数を１枚減
らすことができる。
【００１０】
【実施例】図１から図８は、本発明の一実施例（Ｂｉ−
ＣＭＯＳ）による製造方法を工程順に示す断面図であ
る。以下にその製造方法を図面に従って説明する。 （イ）先ずＰ型シリコン半導体基板（１１）の表面にＮ
+型埋込層（１２）とＰ+型埋込層（１３）を形成し、そ
の上に気相成長法によってＮ型のエピタキシャル層（１
４）を形成する。次いでエピタキシャル層（１４）全面
に熱酸化によって膜厚数千Åの比較的厚い酸化膜（１
５）を形成する（図１）。
ＣＭＯＳ）による製造方法を工程順に示す断面図であ
る。以下にその製造方法を図面に従って説明する。 （イ）先ずＰ型シリコン半導体基板（１１）の表面にＮ
+型埋込層（１２）とＰ+型埋込層（１３）を形成し、そ
の上に気相成長法によってＮ型のエピタキシャル層（１
４）を形成する。次いでエピタキシャル層（１４）全面
に熱酸化によって膜厚数千Åの比較的厚い酸化膜（１
５）を形成する（図１）。
【００１１】（ロ）厚い酸化膜（１５）の上にホトレジ
ストを塗布、露光、現像してホトレジスト層（１６）を
形成し、ホトレジスト層（１６）をマスクとして厚い酸
化膜（１５）を異方性ドライエッチングすることにより
開口部（１７）を形成する（図２）。 （ハ）ホトレジスト層（１６）を除去した後、再度基板
全体を熱酸化して開口部（１７）内のエピタキシャル層
（１４）表面に膜厚数百Åの比較的薄い酸化膜（１８）
を形成する（図３）。尚、開口部（１７）は基板（１
１）表面に埋込まれたＰ+型埋込層（１３）の位置と一
致する。
ストを塗布、露光、現像してホトレジスト層（１６）を
形成し、ホトレジスト層（１６）をマスクとして厚い酸
化膜（１５）を異方性ドライエッチングすることにより
開口部（１７）を形成する（図２）。 （ハ）ホトレジスト層（１６）を除去した後、再度基板
全体を熱酸化して開口部（１７）内のエピタキシャル層
（１４）表面に膜厚数百Åの比較的薄い酸化膜（１８）
を形成する（図３）。尚、開口部（１７）は基板（１
１）表面に埋込まれたＰ+型埋込層（１３）の位置と一
致する。
【００１２】（ニ）薄い酸化膜（１８）を貫通し、厚い
酸化膜（１５）を貫通しない加速電圧（数十ＫｅＶ）に
てＰ型不純物（ボロン等）をイオン注入することによっ
て、Ｐ+型埋込層（１３）に対応するエピタキシャル層
（１４）の表面にＰ型ウェル領域（１９）を形成する
（図４）。 （ホ）基板全体を加熱処理することにより、前工程でイ
オン注入したＰ型不純物を拡散し、Ｐ+型埋込層（１
３）に連結するＰ型ウェル領域（１９）を形成する（図
５）。この拡散は、Ｐ型ウェル領域（１９）の表面が薄
い酸化膜（１８）で覆われているので、拡散熱処理と同
時的に酸化膜を成長させることのない非酸化性雰囲気内
で処理を行うことができる。また、非酸化性雰囲気内で
処理することによって、Ｐ型ウェル領域（１９）の上に
厚い酸化膜（１５）と薄い酸化膜（１８）による膜厚の
差を持つ酸化膜形状を維持できる。
酸化膜（１５）を貫通しない加速電圧（数十ＫｅＶ）に
てＰ型不純物（ボロン等）をイオン注入することによっ
て、Ｐ+型埋込層（１３）に対応するエピタキシャル層
（１４）の表面にＰ型ウェル領域（１９）を形成する
（図４）。 （ホ）基板全体を加熱処理することにより、前工程でイ
オン注入したＰ型不純物を拡散し、Ｐ+型埋込層（１
３）に連結するＰ型ウェル領域（１９）を形成する（図
５）。この拡散は、Ｐ型ウェル領域（１９）の表面が薄
い酸化膜（１８）で覆われているので、拡散熱処理と同
時的に酸化膜を成長させることのない非酸化性雰囲気内
で処理を行うことができる。また、非酸化性雰囲気内で
処理することによって、Ｐ型ウェル領域（１９）の上に
厚い酸化膜（１５）と薄い酸化膜（１８）による膜厚の
差を持つ酸化膜形状を維持できる。
【００１３】（ヘ）再び厚い酸化膜（１５）と薄い酸化
膜（１８）との膜厚の差を利用して、薄い酸化膜（１
８）を貫通し厚い酸化膜（１５）を貫通しない加速電圧
（数十〜数百ＫｅＶ）にてＰ型ウェル領域（１９）の表
面にしきい値電圧ＶtをコントロールするためのＮ型不
純物（ヒ素等）をイオン注入する（図６）。 （ト）Ｐ+分離領域（２０）を完成させ、酸化膜（１
５）（１８）を全面除去した後、エピタキシャル層（１
４）の表面に清浄な熱酸化膜（２１）を形成し、シリコ
ン窒化膜（ＳｉＮ）の形成と選択酸化によりフィールド
酸化膜（２２）を形成する（図７）。
膜（１８）との膜厚の差を利用して、薄い酸化膜（１
８）を貫通し厚い酸化膜（１５）を貫通しない加速電圧
（数十〜数百ＫｅＶ）にてＰ型ウェル領域（１９）の表
面にしきい値電圧ＶtをコントロールするためのＮ型不
純物（ヒ素等）をイオン注入する（図６）。 （ト）Ｐ+分離領域（２０）を完成させ、酸化膜（１
５）（１８）を全面除去した後、エピタキシャル層（１
４）の表面に清浄な熱酸化膜（２１）を形成し、シリコ
ン窒化膜（ＳｉＮ）の形成と選択酸化によりフィールド
酸化膜（２２）を形成する（図７）。
【００１４】（チ）素子活性領域となるエピタキシャル
層（１４）表面に清浄なゲート酸化膜を形成し、ついで
ゲート酸化膜表面に多結晶シリコン層を形成し、ホトエ
ッチングによりゲート電極（２３）を形成する。残され
たゲート電極を利用した選択拡散によりＰｃｈＭＯＳの
ソース・ドレイン領域（２４）、ＮｃｈＭＯＳのソース
・ドレイン領域（２５）を形成する（図８）。尚、図示
した以外の領域には、ＮＰＮ，ＰＮＰトランジスタ、抵
抗、コンデンサ等が作り込まれる。その後、ＣＶＤ酸化
膜の形成、コンタクト孔形成、Ａｌ堆積とホトエッチン
グ等の工程を経てウェハー処理工程を終了する。
層（１４）表面に清浄なゲート酸化膜を形成し、ついで
ゲート酸化膜表面に多結晶シリコン層を形成し、ホトエ
ッチングによりゲート電極（２３）を形成する。残され
たゲート電極を利用した選択拡散によりＰｃｈＭＯＳの
ソース・ドレイン領域（２４）、ＮｃｈＭＯＳのソース
・ドレイン領域（２５）を形成する（図８）。尚、図示
した以外の領域には、ＮＰＮ，ＰＮＰトランジスタ、抵
抗、コンデンサ等が作り込まれる。その後、ＣＶＤ酸化
膜の形成、コンタクト孔形成、Ａｌ堆積とホトエッチン
グ等の工程を経てウェハー処理工程を終了する。
【００１５】上述した本発明の製造方法は、厚い酸化膜
（１５）と薄い酸化膜（１８）との膜厚の差を利用して
選択的なイオン注入を行うので、Ｐ型ウェル領域（１
９）の形成としきい値電圧Ｖtコントロール用不純物の
イオン注入を１回のホトレジスト工程で行うことができ
る。そのため、従来の方法に比べてマスク数を１枚減ら
すことができる。
（１５）と薄い酸化膜（１８）との膜厚の差を利用して
選択的なイオン注入を行うので、Ｐ型ウェル領域（１
９）の形成としきい値電圧Ｖtコントロール用不純物の
イオン注入を１回のホトレジスト工程で行うことができ
る。そのため、従来の方法に比べてマスク数を１枚減ら
すことができる。
【００１６】
【発明の効果】以上に説明した通り、本発明によれば、
Ｐ型ウェル領域（１９）の形成としきい値電圧Ｖtコン
トロール用不純物の導入とを１回のホトリソ工程で行う
ことができる利点を有する。そのため、従来例に比べて
マスク数を１枚低減でき、工程の簡素化と装置のコスト
ダウンに寄与できる利点を有する。
Ｐ型ウェル領域（１９）の形成としきい値電圧Ｖtコン
トロール用不純物の導入とを１回のホトリソ工程で行う
ことができる利点を有する。そのため、従来例に比べて
マスク数を１枚低減でき、工程の簡素化と装置のコスト
ダウンに寄与できる利点を有する。
【図１】本発明を説明するための第１の断面図である。
【図２】本発明を説明するための第２の断面図である。
【図３】本発明を説明するための第３の断面図である。
【図４】本発明を説明するための第４の断面図である。
【図５】本発明を説明するための第５の断面図である。
【図６】本発明を説明するための第６の断面図である。
【図７】本発明を説明するための第７の断面図である。
【図８】本発明を説明するための第８の断面図である。
【図９】従来例を説明するための第１の断面図である。
【図１０】従来例を説明するための第２の断面図であ
る。
る。
【図１１】従来例を説明するための第３の断面図であ
る。
る。
【図１２】従来例を説明するための第４の断面図であ
る。
る。
Claims (2)
- 【請求項１】 一導電型半導体領域の表面に厚い絶縁膜
を形成する工程、 前記厚い絶縁膜をパターニングして、逆導電型半導体領
域の形成予定領域を開口する工程、 前記開口内の一導電型半導体領域表面に前記厚い絶縁膜
より膜厚が薄い絶縁膜を形成する工程、 前記薄い絶縁膜を貫通し前記厚い絶縁膜を貫通しない加
速電圧にて前記逆導電型半導体領域を形成する逆導電型
の不純物をイオン注入する工程、 前記イオン注入した不純物を拡散して逆導電型半導体領
域を形成する工程、 前記厚い絶縁膜と薄い絶縁膜の膜厚の差により、前記逆
導電型半導体領域の表面に前記他方導電型トランジスタ
のしきい値電圧Ｖtをコントロールする一導電型の不純
物を選択的にイオン注入する工程、とを具備することを
特徴とする半導体集積回路の製造方法。 - 【請求項２】 前記一導電型不純物がヒ素、逆導電型の
不純物がボロンであることを特徴とする請求項１記載の
半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3281549A JPH05121675A (ja) | 1991-10-28 | 1991-10-28 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3281549A JPH05121675A (ja) | 1991-10-28 | 1991-10-28 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121675A true JPH05121675A (ja) | 1993-05-18 |
Family
ID=17640733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3281549A Pending JPH05121675A (ja) | 1991-10-28 | 1991-10-28 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121675A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100232197B1 (ko) * | 1996-12-26 | 1999-12-01 | 김영환 | 반도체 소자의 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50104577A (ja) * | 1974-01-17 | 1975-08-18 | ||
| JPH02264464A (ja) * | 1989-04-05 | 1990-10-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1991
- 1991-10-28 JP JP3281549A patent/JPH05121675A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50104577A (ja) * | 1974-01-17 | 1975-08-18 | ||
| JPH02264464A (ja) * | 1989-04-05 | 1990-10-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100232197B1 (ko) * | 1996-12-26 | 1999-12-01 | 김영환 | 반도체 소자의 제조 방법 |
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