JPH022660A - 消去電圧を発生し制御するための電圧増倍回路及び電圧制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ 〈産業上の利用分野〉 本発明はＥＥＰＲＯＭに関し、特に電圧増倍回路を含む
ＥＥＰＲＯＭに関する。

〈従来の技術〉 現在多種のＥＥＰＲＯＭが市販されている。そのような
ＥＥＰＲＯＭの１つとして、米国特許第４．５３１，２
０３号明細書に開示されたような、ソース、ドレイン、
浮動ゲート、制御ゲート及び消去ゲートを備えるトラン
ジスタを含むものがある。電気的な消去過程に際して、
低電圧が制御ゲート、ソース及びドレインに印加され、
例えば４０Ｖ程度の高電圧が消去ゲートに印加され、そ
れにより浮動ゲートから消去ゲートに向けて電子がトン
ネル効果により移動することができる。同様なＥＥＰＲ
ＯＭが米国特許第４．５６１．００４号明細書に開示さ
れている。

他の形式のＥＥＰＲＯＭトランジスタに於ては、浮動ゲ
ートからドレインに向けて電子がトンネル効果により移
動することをもって浮動ゲートを消去するようにしてい
る。残念ながら、そのためにはトランジスタのドレイン
に、例えば１６〜２５Ｖ程度の高い電圧を印加する必要
がある。浮動ゲート−消去ゲートトンネル効果若しくは
浮動ゲート−ドレイントンネル効果によりトランジスタ
を電気的に消去するために必要となる高電圧は、ＥＥＰ
ＲＯＭに接続された外部電圧源から得ることができる。

しかしながら、このような外部電源は高価であるという
欠点を有する。このような高価な外部高電圧源を不用と
するためには、電圧増倍回路を用いてチップ上にて消去
電圧を発生すると良い。

典型的な電圧増倍回路が第１図に示されており、この回
路は、例えば５Ｖ程度の低い入力端子Ｖｉｎを受けるた
めの人カソード１０と、クロックパルス信号φ、７に応
じて、２０〜４０Ｖ程度の消去電圧ＶｏｕＬを供給する
ため出カソード１２とを有する。第１図に図示されたよ
うな回路は、電荷ポンプとしても知られている。

第１図に示された電圧増倍回路は、例えばＤｉｃ　ｋ　
ｓ　ｏ　ｎらによる“０ｎ−Ｃｈｉｐ　　Ｈｉｇｈ−Ｖ
ｏｌｔａｇｅ　　Ｇｅｎｅｒａｔｉｏｎ　　ｉｎＮＭＯ
８Ｃ１ｒｃｕｉｔｓ　　Ｕｓｉｎｇ　　ａｎ　　Ｉｍｐ
ｒｏｖｅｄ　　Ｖｏｌｔａｇｅ　　Ｍｕｌｔｉｐｌｉｅ
ｒ　　Ｔｅｃｈｎｉｑｕｅ　　　ＩＥＥＥ　　Ｊｏｕｒ
ｎａｌ　　ｏｆ　　５ｏｌｉｄ　　５ｔａｔｅ　　Ｃ１
ｒｃｕｉｔｓ、１９７６年６月発行、等により既に公知
となっている。

〈発明が解決しようとする課題〉 このような電圧増倍回路８の欠点は、トランジスタ１４
−１〜１４−Ｎが、２０〜４０Ｖといった高電圧に曝さ
れ、従ってこのような電圧を破壊することなく耐えなけ
ればならないことである。

ＬＳＩに於て用いられる典型的なトランジスタは、薄い
ゲート酸化膜（２５０Ｘ）や、浅いｎ＋ソース及びドレ
イン領域（約０．３〜０．４μの深さ）を有する。この
ようなトランジスタに２０〜４０■といった電圧を印加
した場合には、ゲート酸化膜が破壊したりソース−基層
間若しくはドレイン−基層間の接合部が破壊することに
よりトランジスタが使用不能となる。しかしながら、チ
ップ」二にて消去電圧を発生するためのＥＥＰＲＯＭは
、このような高電圧に耐え得るようなトランジスタを備
えていなければならない。即ち、そのような高耐電圧ト
ランジスタは、厚いゲート酸化膜（５００Å以上）、あ
るいは大きな接合深さ（０，７〜０．８μ以上）を有す
るソース及びドレイン領域を備えていなければならない
。残念ながら、そのようなトランジスタは大きな表面領
域を必要とし、従ってその動作速度が遅くなる。従って
、従来は、全てのトランジスタを大型かつ低速度のもの
とするが、あるいはトランジスタの幾つかを大型かつ低
速度のもので高電圧に耐え得るようにし、他のトランジ
スタを厚い酸化物層や深い接合部を何していないものと
する等していた。後者は、半導体製造過程を煩雑化し、
製造された半導体素子は複雑かつ高価なものとなった。

更に、電圧増倍回路により得られた出力電圧を制御する
ための回路も公知となっている。しかしながら、このよ
うな制御回路は、製造条件や温度等に依存する値に電圧
増倍回路の出力）電圧を制御するものであった。従って
、ロット毎に消去電圧が変動し、しかも周囲温度の影響
も受けた。従って、このような制御回路が公知となって
いたが、そのような回路の出力電力は時には過大となっ
てＥＥＰＲＯＭ回路中のトランジスタに過大な負担を及
ぼしたり、或いは破壊する等の弊害を生じたり、過度に
低くなり、ＥＥＰＲＯＭを完全に消去し得ない等の不都
合を生じる場合があった。

［発明の構成］ く課題を解決するための手段〉 本発明に基づく電圧増倍回路は、高電圧に耐え得る新規
なＭＯＳ）ランジスタを備えている。本発明者は、ＣＭ
ＯＳ−ＥＥＰＲＯＭの製造過程に於て既に用いられてい
るような過程を好適に応用することにより、従来ＣＭＯ
８−ＥＥＰＲＯＭ素子を製造するために用いられていた
過程に何ら新たな過程を追加することなく高電圧ＭＯ８
＋−ランジスタを製造し得ることを見出した。即し、Ｎ
チャンネル高電圧トランジスタのソース及びドレイン領
域を形成するために別個の過程を用いる代わりに、ＣＭ
Ｏ８回路のＰチャンネルトランジスタを形成するべきＮ
型ウェルを形成すると同時にソース及びドレイン領域を
形成することができる。

その結果、ソース及びドレイン領域は、Ｎ−ウェルの接
合深さ（約４μ）と同様な深さを有するが、高い不純物
濃度に代えてＮ−不純物濃度を実現することにより、基
層とソース及びドレイン領域との間の接合部の破壊電圧
を一層高めることができた。

本発明の別の特徴は、ＣＭＯ８集積回路に於て通常形成
されるフィールド酸化膜を、電圧増倍回路により発生す
る高電圧によって破壊することのないような高電圧コン
デンサを製造するために利用し得るという着目に基づく
ものである。メモリトランジスタの浮動ゲートを形成す
ると同時に、この厚いフィールド酸化膜」二に浮動導電
板を形成することにより、この厚いフィールド酸化膜を
好適に利用する。浮動ゲートトランジスタの浮動ゲ−ｌ
−１に酸化物層を形成すると同時に、浮動板上に追加の
酸化物層を形成し、更に前記第１の浮動板上に第２及び
第３の浮動板を形成する。第１の浮動板に対して静電容
量的に結合された第２及び第３の浮動板間の絶縁層が、
メモリセルトランジスタの浮動ゲートの絶縁層を形成す
るのと同時に形成されることから、第１の浮動板と第２
の浮動板との間の絶縁層と、第１の浮動板と第３の浮動
板との間の絶縁層の厚さを腹ね同一とすることができる
。従って、第２の浮動板と第３の浮動板との間の有効な
絶縁層の厚さが、これらの絶縁層の厚さ、即ち第２の浮
動板と第１の浮動板との間の絶縁層あるいは第３の浮動
板と第１の浮動板との間の厚さの２倍となっている。

本発明に基づく電圧増倍回路は、その出力電圧を、製造
過程に於ける条件や周囲温度の影響を受けない所定値に
制御するための制御回路を備えている。ある実施例に於
ては、この制御回路が、基準電圧を供給するための基準
電圧リードと、電圧増倍回路の出力電圧に比例するセン
ス電圧と基準電圧とを比較するための手段とを備えてい
る。比較手段の出力電圧は電圧増倍回路を制御する。重
要なことは、基準電圧を、周囲温度や製造時の条件の影
響を受は難い静電容量式電圧分割器により発生すること
である。静電容量式電圧分割器は、基準電圧リードに接
続された第１の極板と、第１及び第２の電圧のいずれか
を選択的に受けるための第２の極板とを備える複数のコ
ンデンサを含んでいる。各コンデンサの第２の極板が第
１若しくは第２の電圧を受けるものとすることにより基
準電圧を所定値に制御することができる。

基準電圧は一般に、電圧増倍回路の出力電圧がＥＥＰＲ
ＯＭを消去するために充分高くしかも必要以上に高くな
いような値に調整されるように、電圧トリミング回路に
よっである値に設定される。

従って、消去電圧は、変動することがなく、従ってＥＥ
ＰＲＯＭ内のトランジスタに過大な負担を及ぼしたり破
壊する程高くなることかなく、またＥＥＰＲＯＭの消去
を行ない得ないような低い値になることもない。

ある実施例に於ては、電圧増倍回路の出カソードとアー
スとの間に接続された静電容量式電圧分割器によりセン
ス電圧が供給される。これにより幾つもの利点が得られ
る。例えば静電容量式電圧分割器が用いられていること
により、直流電流が電圧分割器内を流れて出力電圧を低
下させることがない。また、センス電圧が、電圧増倍回
路の出力電圧の例えば４分の１といった小さな電圧であ
るため、センス電圧を基準電圧と比較することが可能と
なる。

〈実施例〉 以下、本発明の好適実施例を添付の図面について詳しく
説明する。

第２図は本発明に基づく電圧増倍回路１００を示し、こ
の回路は通常１２Ｖ程度の入力端子Ｖｌ）ｐを受ける人
カソード１０２と、後記する非揮発性レジスタ１０６に
記憶されたデータに応じて約２０乃至４０Ｖの電圧Ｖｏ
ｕＬを供給するための出カソード１０４とを備えている
。電圧増倍回路１００は、ＣＭＯＳ制御回路とデータ記
憶用の浮動ゲートトランジスタと、アレイとを備えるＥ
ＥＰＲＯＭの一部をなす。電圧ＶｏｕＬが浮動ゲートト
ランジスタに印加され、トンネル効果により浮動ゲート
トランジスタが消去される。電圧Ｖｌ）ｌ）は、例えば
熱電子注入により、ＥＥＰＲＯＭ内にデータを記憶する
ために用いられるプログラミング電圧である。しかしな
がら、本発明の別の実施例に於ては、入カソード１０２
に供給される電圧は、１２Ｖに代えて５Ｖ程度のものか
らなっている。更に別の実施例に於ては、電圧ＶｏｕＬ
が、プログラム用ばかりでなくｄ動ゲートトランジスタ
を消去するためにも用いられている。更に別の実施例に
於ては、電圧増倍回路がＥＥＰＲＯＭの一部をなしてお
らず、ＥＡＲＯＭ、ＥＰＲＯＭその他の回路に於て用い
られている。

破線１０３内にある電圧増倍回路１００の部分は、第１
図に示された電圧増倍回路８と同様に機能する。

ここで注意すべきことは、電圧増倍回路１００のトラン
ジスタ１０１−１〜１０１−Ｎが高電圧に曝されている
ことである。実際、ある実施例に於ては、約４０Ｖの電
圧がトランジスタ１０１−Ｎのゲート酸化膜及びトラン
ジスタ１０１−Ｎのドレイン−基層間及びソース−基層
間接合部に印加される。従って、本発明の１つの特徴に
よれば、トランジスタ１０１−１〜１０１−Ｎが、従来
のＥＥＰＲＯＭ素子に於て用いられていたような電圧を
耐えることができる。

第４図〜第５図は、トランジスタ１０１−Ｎの一実施例
を示すもので、他のトランジスタ１０１−２〜１０１−
Ｎも同様な構造を有している。

ある別の実施例に於ては、トランジスタ１０１−１が極
めて高い電圧に曝されていないことから、トランジスタ
１０１−１を従来形式の構造を有するものとしている。

電圧増倍回路の始めの方の段に於て用いられているトラ
ンジスタの幾つかも従来形式のものであって良い。しか
しながら、電圧増倍回路の後段部に用いられているトラ
ンジスタは高電圧に耐え得るものでなければならない。

第４図〜第５図に於て、トランジスタ１０１−Ｎは、制
御ゲート２５０と浮動ゲート２５２とを備えている。浮
動ゲート２５２及び制御ケート２５０は、ＥＥＰＲＯＭ
メモリアレイの浮動ゲート及び制御ゲートを形成するの
と同時に形成される。

浮動ゲート２５２とその下側にあってｐ十基層２５７上
に形成されたｐ−エピタキシャル層２５６との間に絶縁
層２５４が形成されており、浮動ゲ−１−２５２と制御
ゲー１−２５０との間には絶縁層２５８が形成されてい
る。絶縁層２５４．２５８は、ＥＥＰＲＯＭアレイの対
応する絶縁層と同時に形成されるもので、それぞれ約３
００人及び５５０人の厚さを有する。従って、制御ゲー
ト２５０とエピタキシャル層２５６との間の絶縁層の全
体としての厚さは約８５０人となる。このような酸化物
層は、従来のＥＥＰＲＯＭ製造過程により形成されるも
のであるのに拘らず、約７０〜８０Ｖの電圧に耐えるこ
とができる。

制御ゲート２５０は、浮動ケ−１−２５２の周縁部をな
す周縁領域２５２ａを覆っていない。これは、制御ゲー
ト２５０が浮動ゲート２５２に対して正確に整合してい
ない場合に、制御ゲート２５０の一部が、トランジスタ
１０１−Ｈのソースまたはドレインまたはエピタキシャ
ル層２５６に直接接触することのないようにするための
ものである。制御ゲート２５０が、浮動ゲート２５２に
対して正しく整合していない場合には制御ゲート２５０
が、エピタキシャル層２５６上に延出することとなるた
め、制御ゲート２５０が、単一の絶縁層のみによってエ
ピタキシャル層から絶縁され、高い電圧が、この単一の
絶縁層に印加されることとなる点で重要である。従って
、ゲート２５０．２５２間の多少の非整合状態を許容す
るために、トランジスタ１０１−Ｈに於ては、制御ゲー
ト２５０が、浮動ゲート２５２の周縁領域２５２ａを越
えて延出していない。

第５図はトランジスタ１０１−Ｎを平面図により示す。

図示されているように、浮動ゲート２５２及び制御ゲー
ト２５０は、領域２６０　ｌｘに延在している。通常は
６０００〜７０００人の厚さを有するフィールド酸化膜
が領域２６０に形成され、領域２６０の下側に設けられ
るｐ−エピタキシャル層２５６の一部と浮動ゲート２５
０及び制御ゲート２５２との間の静電容量を小さくして
いる。

制御ゲート２５０及び浮動ゲート２５２は、両者間の静
電容量結合に対する浮動ゲート２５２とトランジスタの
他の部分との間の静電容量結合の比を調整するように領
域２６０」二に形成される。これは、トランジスタがそ
の制御ゲート２５０に加えられる約４０Ｖの電圧に耐え
なければならないからである。即ち、両絶縁層２５４．
２５８に対して４０Ｖの電圧を適切に分配するのが望ま
しい。

４０Ｖの大部分が、例えばゲート２５２とエピタキシャ
ル層２５６との間の静電容量結合が過大である等の理由
により、専ら絶縁層２５８に加えられた場合には、絶縁
層２５８が破壊することが考えられる。同様に、例えば
ゲート２５０．２５２間の静電容量結合が過大である等
の理由により、４０Ｖの電圧のほとんどが絶縁層２５４
に印加された場合には、絶縁層２５４が破壊することが
考えられる。

制御ケート２５０の一部２５０ａは、浮動ゲート２５２
の端縁部を越え、フィールド酸化膜２６０上に至るまで
延在している。フィールド酸化膜２６０上に直接的に位
置する制御ゲート２５０の部分は、通常金属化被膜によ
り電気的に接触している。このような接触状態が、制御
ゲート２５０の部分と浮動ゲート２５２との間に形成さ
れている場合には、その下側の構造を弱化させたり破損
させたりすることが考えられる。

第４図に於て、トランジスタ１０１−Ｎは、ｎ−ウェル
２６２を備えるソース領域を含む。ｎ−ウェル２６２内
にはｎ十領域２６４が設けられている。重要なことは、
ｎ＋　６ｎ域２６４が、ＥＥＰＲＯＭメモリアレイの浮
動ゲートトランジスタに於けるｎ＋ソース及びドレイン
と同時に形成される点にある。ある実施例に於ては、ｎ
十領域２６４が、ＥＥＰＲＯＭの周縁部に於て、ＣＭＯ
８制御回路のｎ＋ソース及びドレインと同時に形成され
る。ｎ−ウェル２６２は、ＥＥＰＲＯＭのＣＭＯ８周縁
部制御回路に於けるｐ型トランジスタを形成するために
用いられるｎ−ウェルと同時に形成される。重要なこと
は、ｎ−ウェル２６２とｐエピタキシャル層２５６との
間のｐｎ接合の破壊電圧が、ｎ−ウェル２６２が存在し
ない場合に於ける、ｎ＋　２６４とｐエピタキシャル層
２５６との間の破壊電圧よりも高いことである。これは
、ｎ−ウェル２６２が、ｎ十領域２６４よりも深い位置
まで半導体ウェーハ内に延在しており、従ってｎ−ウェ
ル２６２のエツジ２６２ａの曲率半径がｎ十領域２６４
のエツジ２６４ａの曲率半径よりも大きいことをその理
由の一部としている。ｎ−ウェル２６２の深さは、一般
に、ｎ十領域２６４の深さの２倍以上となっている。良
く知られているように、曲率半径の大きいｐｎ接合部は
、曲率半径の小さいｐｎ接合部よりも高い破壊電圧を有
しており、従って、ｎ−ウェル２６２とｐ−エピタキシ
ャル層２５６との間に形成されたｐｎ接合部は、例えば
８０ｖといった高い破壊電圧を有する。更に、ｎ−／ｐ
−接合部の破壊電圧は、同様の幾何学的特性を有するｎ
＋／ｐ−接合部の破壊電圧よりも高い。ある実施例に於
ては、ｎ−ウェル２６２のドーパント濃度が、ｎ＋領域
２６４のドーパント濃度の約１％以下となっている。従
って、ｎ−ウェル２６２のドーパント濃度が低いことも
、トランジスタ１０１−Ｎの破壊電圧を高めることに貢
献している。

」１記したように、ｎ十領域２６４は、ｎ−ウェル２６
２と同時に形成される。重要なことは、ｎ＋領域２６４
が、ソース接触用金属化被膜２７０に対する電気的結合
を容易にし、トランジスタ１０１−Ｎのソースの電気抵
抗を低下させることである。

トランジスタ１０１−Ｎのドレインはｎ−ウェル２６６
を備え、従って、同様な高いｐｎ接合破壊電圧を有する
。ウェル２６６内のｎ十領域２６８も同様に、ドレイン
接触用金属化被膜２７２に対する電気的接続を容易にし
、ドレインの電気抵抗を低下させている。

本発明の１つの特徴によれば、トランジスタ１０１−１
〜１．０１−　Ｎが低い閾電圧値ＶＴを有するように選
択されている。更に、ソース−基層バイアス電圧により
、トランジスタの閾電圧値が影響を極力受けないように
トランジスタ１０１−１〜１０１−Ｎが設計されている
。ソース−基層バイアスの閾電圧値に対する影響はボデ
ィエフェクトとして知られている。低い閾電圧値ＶＴ及
び小さいボディエフェクトを実現することにより、各ク
ロックサイクル毎にトランジスタ１０１−１〜１０１−
Ｎにより運ばれる電荷の量を大きくすることをもって、
電圧増倍回路の効率を高めることができる。閾電圧値を
低く保ちかっボディエフェクトを抑制するために、トラ
ンジスタ１０１−１〜１０１−Ｎに於けるチャンネルの
ドーパント濃度を低くしである。これは、後記するよう
な製造過程により可能となる。

トランジスタ１０１−Ｎは浮動ゲートを備え、高い電圧
を受けるが、その使用に際して、浮動ゲート２５２がプ
ログラムされない。即ち、浮動ゲート２５２は負の電荷
状態とはならない。このようにプログラムが禁止される
のは、ドレインとソースとの間に加えられる電圧が一般
に５ｖ以下であることによるものである。更に、ソース
−基層間に大きな逆バイアス電圧が存在し、ドレインと
して高抵抗を有するｎ−ウェル２６８を用いることによ
り、ドレインがプログラムされるのも禁止される。

再び第２図に於て、電圧増倍回路１００は、制御回路１
０７に接続されたトランジスタ１０５を有する。電気的
消去が行なわれた後、リード１０４から電荷を除去する
のが望ましい。即ち、電圧Ｖｏｕｔを接地電圧とするの
が望ましい。従って、電気的消去が行なわれた後、制御
回路１０７はトランジスタ１０５を導通させ、リード１
０４の電荷を消滅させる。トランジスタ１０５には４０
Ｖの電圧が加えられるため、トランジスタ１０５はこの
電圧に耐え得るものでなければならない。第４図及び第
５図に示されたような構造を有するトランジスタはその
ような課題を達成するが、本発明のある実施例によれば
、トランジスタ１０５は第６図に示されたような構造を
有する。

第６図に示されたトランジスタ１０５は、ソース３００
が接地され、ソース３００とエピタキシャル層２５６と
の間の接合電圧が概ねｏＶであることにより、ソース３
００をｎ−ウェル内に形成する必要がない点を除いて、
トランジスタ１０１−Ｎと同様の構造を有する。しかし
ながら、トランジスタ１０５のドレイン−エピタキシャ
ル層接合部は４０Ｖを超える電圧を耐えなければならず
、トランジスタ１０５のドレインは、ｎ十領域３゜４を
包囲するｎ−ウェル３０２を存する。

第６図に示されているように、トランジスタ１０５は、
トランジスタ１０５の浮動ゲート３０５が、トランジス
タチャンネルの第１の部分３０６を覆うのに対し、チャ
ンネルの第２の部分３０７を覆わないことからなる分割
ゲート構造を有する。

これは、トランジスタ１０５のドレイン３０８と浮動ゲ
ー１−３０５との間には通常静電容量的結合が存在する
ことから、重要な利点を提供する。即ち、ドレイン３０
８に於ける電圧Ｖｏｕｔが増大するにしたがって、浮動
ゲート３０５の電圧が増大し、チャンネルの第１の部分
３０６に反転層が形成される。しかしながら、ｌ＄動ゲ
ー１−３０５がトランジスタ１０５のチャンネルの全体
に亘っては延在していないため、反転層は、トランジス
タ１０５のソースからドレインに亘って延在せず、従っ
て制御ゲート３０９の電圧が増大しない限りトランジス
タ１０５は導通しない。これは、トランジスタ１０５が
、ドレイン−浮動ゲート間の静電容量的結合により電流
を導通させ得る場合には、トランジスタ１０５を流れる
僅かな電流が、出力電圧Ｖｏｕｔを大幅に低下させるこ
とから重要な点をなしている。

再び第２図に於て、コンデンサ１０Ｂ−１〜１０３−Ｎ
も一般に高い電圧に曝されている。そこで、第７図は、
約７０〜８０Ｖの電圧を耐え得るように構成されたコン
デンサ１０３−Ｎを示している。しかしながら、使用に
際して、コンデンサ］−０３−Ｎは４０Ｖを超える電圧
に曝されることはない。

第７図に於て、コンデンサ１０３−Ｎは、例えば約６０
００〜７０００人の厚さをａする厚いフィールド酸化膜
領域３１２上に形成された浮動ゲ−１−３１０を有する
。浮動ゲート３１ｏ内には、絶縁層３１４が形成され、
この絶縁層３１４の第１の部分には第１の制御ゲート３
１６が形成され、この絶縁層３１４の第２の部分には第
２の制御ゲート３１８が形成されている。制御ゲー１−
３１６．３１８は、コンデンサ１０３−Ｎの第１及び第
２の極板をそれぞれ構成する。重要なことは、浮動ゲー
ｈ　３１０がゲート３１６．３１８に対して静電容量的
に結合されていることである。ゲー１−３１６．３１８
間の有効な絶縁層の厚さが、例えば約１．１．００　Ｋ
の打効厚さを釘する絶縁層３１４の厚さの約２倍となっ
ていることから、コンデンサ１０３−Ｎは高い電圧に耐
えることができる。更に、フィールド酸化膜領域３１２
の厚さが大きいことから、ゲート３１０とエピタキシャ
ル層２５６との間の酸化物層も、破壊することなく高い
電圧に耐えることができる。

第１０図は、コンデンサ１０３−Ｎを用いることのでき
る高電圧コンデンサの第２の実施例を示す断面図である
。図示されているように、第１０図のコンデンサは、制
御ゲート３３０と、浮動ゲート３３２と、制御ゲート３
３０と浮動ゲート３３２との間に形成された絶縁層３３
４と、浮動ゲート３３２とその下に位置するｎ−ウェル
３３８との間に形成された絶縁層３３６とを有する。制
御ゲート３３０及びｎ−ウェル３３８はそれぞれコンデ
ンサ１０３−Ｎの第１及び第２の極板として機能する。

ｎ−ウェル３３８内に形成されたｎ＋領域３４０は、接
触用金属化被膜３４２に対する電気的接触を容易にする
ためのものである。制御ゲート３３０とｎ−ウェル３３
８との間の有効な酸化物絶縁層の厚さは、例えば８５０
人といった大きな厚さを有し、従って高い電圧に耐える
ことができる。ｎ−ウェル３３８とエピタキシャル層２
５６との間の接合部は大きな曲率半径を有し、従って高
い破壊電圧を有する。

電圧増倍回路１００は、後記するような機能を有する：
７ンデンサ１１０−１〜ｌ　１０−４をｆｆＬ、これら
は出カソード１０４とアースリード１１２との間に接続
されている。従って、コンデンサ１１０−１の極板には
大きな電圧が加えられる。

第８図は、高い電圧に耐え得るコンデンサ１１０−１〜
１１０−４を示す断面図である。リード１０４は、コン
デンサ１１０−１の第１の極板として機能する制御ゲー
ト３５０に接続されている。

制御ゲート３５０は、コンデンサ１１０−１の第２の極
板及びコンデンサ１１０−２の第１の極板として機能す
る浮動ゲート３５２に静電容量的に結合されている。制
御ゲート３５４は、浮動ゲート３５２上に延在し、この
浮動ゲート３５２に静電容量的に結合されている。ゲー
１−３５４は、コンデンサ１１．０−２の第２の極板及
びコンデンサ１１０−３の第１の極板として機能する。

ゲート３５４は、コンデンサ１１０−３の第２の極板及
びコンデンサ１１０−４の第１の極板として機能する浮
動ゲー）３６０　ｌｘにも延在し、同じく、第２図に図
示されかつ後記するインバータ１１６の非反転入カソー
ドにも接続されている。制御ゲート３６２は、コンデン
サ１１０−４の第２の極板として機能し、かつアースに
接続されている。浮動ゲート３５２．３６０は、フィー
ルド酸化膜３６４」二に形成されている。

本発明のある特徴によれば、電圧制御回路１０８は、そ
の出力電圧Ｖｏｕｔが、周囲温度及び製造過程に於ける
条件に依存しない所望の値に制御されるように出カソー
ド１０４に接続されている。

電圧制御回路１０８は、出カソード１０４と接地リード
１１２との間に直列接続されたコンデンサ１１０−１〜
１１０−４を有する。コンデンサ１１０−１〜１１０−
４は全て概ね同一の静電容量値を有し、コンデンサ１１
０−３とコンデンサ１１０−４との間のノード１１４が
ＶｏｕＬ／４に等しい電圧となるような静電容量式電圧
分割器として機能する。ノード１１４は、コンパレータ
１１６の非反転入カソードに接続されている。コンパレ
ータ１１６の反転入カソードは、基準電圧Ｖｒｅｒを受
けるためのリード１１８に接続されている。

コンパレータ１１６は、電圧ＶｏｕＬを電圧Ｖ　ｒｅｒ
に比較し、その比較結果に応じて出カソード１１９−に
にバイナリの出力信号を発生する。リード１１９は、リ
ング発振回路１２３の一部をなすＮＡＮＤゲート１２２
に接続されている。リード１１９に於ける信号がハイで
ある場合には、リング発振器１２３が振動し、出力信号
φ及びφを電圧増倍回路１００に供給する。このように
、リード１１４に於ける信号かＶ　ｒｅｌ’以下である
場合には、リング発振器がクロック信号φ、ｊを発生し
、電圧増倍回路１００はリード１０４に於ける電圧Ｖｏ
ｕｔを増大させる。しかしながら、電圧ＶｏｕＬ　／４
か電圧Ｖ　ｒｅｒより大きくなると、出カソード１１９
に於ける信号がローとなり、リング発振器１２３が振動
を停止し、電圧増倍回路１００が電圧ＶｏｕＬを増大さ
せるのを停止する。このように、本発明に基づ（ＥＥＰ
ＲＯＭは、電圧ＶｏｕＬを正確に制御するだめの電圧制
御回路をも含んでいる。

第１１図は、電圧増倍回路１００が作動した場合に、電
圧ＶｏｕＬと時間との間の関係を示す。このグラフから
理解されるように、電圧ＶｏｕＬは、電圧ＶｏｕＬ／４
が電圧Ｖ　ｒｅｄ’を超えるまで増大し続け、電圧Ｖｏ
ｕＬ／４が電圧Ｖ　ｒｅｆに等しくなった時、発振器１
２３が発振を停止し、電圧ＶｏｕＬの増大が停止する。

上記したよう、コンパレータ１１６は、電圧ＶｏｕＬ／
４を電圧Ｖ　ｒｅｒと比較する。静電容量式電圧分割器
が電圧ＶｏｕＬを４により除すため、コンパレータ１１
６は高い電圧に耐える必要がない。更に、電圧Ｖ　ｒｅ
［’と比較されるべき、電圧Ｖｏｕｔの数分の１であっ
て良いセンス電圧をリード１１４Ｊ：に発生する必要が
ある。

」１記したように、リード１１８は基準電圧Ｖｒｅｒを
コンパレータ１１６に供給する。ある実施例に於ては、
リード１１８は、」１記したように典型的には１２Ｖ程
度の電圧Ｖｐｐに、−１１列接続されたコンデンサ１２
０−１〜１２０−２０を介して接続されていると共に、
同様に並列接続されたコンデンサ１２２−１〜１２０−
１０を介してアースに接続されている。リード１１８は
、コンデンサ１２４−１〜１２４−１０のそれぞれの一
方の極板にも接続されている。コンデンサ１２４−１〜
１２４−１０の他方の極板は、スイッチネットワーク１
２８の一部をなすスイッチ１２６−１〜１２６−１０を
介してアース若しくは電圧Ｖｌ）ｐに接続されている。

コンデンサ１２０−１〜１２０−２０．１２２−１〜１
２２−１０及び１２４−１〜１２４−１０は同一の静電
容量Ｃを有する。スイッチ１２６−１〜１２６−１０の
状態は、後記するようにレジスタ１０６の内容に応じて
制御される。このネットワークは、コンデンサ１２０１
〜１２０−２０．１２２−１〜１２２−１０及び１２４
−１〜１２４−１０を有し、スイッチネットワーク１２
８は電圧Ｖ　ｒｅｌ’を所望の値に制御する。ＥＥＰＲ
ＯＭがウェーハ１ユに製造されて最初に試験される時、
レジスタ１０６は値Ｏを値し、スイッチ１２６−１〜１
２６−１０はコンデンサ１２４−１〜１２４−１０をア
ースに接続する。

従って、電圧Ｖ　ｒｅｆ’は以下の式により算出するこ
とができる。

Ｖｒｅｒ　＝　Ｖｐｐ　（２０Ｃ／４０　Ｃ）＝Ｖｐｐ
／２＝６Ｖ、　　　　　　　　　　　　　（１）このよ
うに、コンパレータ１１６は、電圧Ｖｏｕｔ／４を電圧
Ｖ　ｐｐ／　２に比較し、電圧Ｖｏｕｔが例えば２４Ｖ
であって良い電圧ＶｐＩ）Ｘ２に到達するまで電圧増倍
回路１００により電圧ＶｏｕＬを増大させる。ここで、
２４ＶがＥＥＰＲＯＭを消去させるのに充分であるか否
かを確認するためにＥＥＰＲＯＭを試験する。

電圧ＶｐｐＸ２が消去電圧として不充分である場合には
、レジスタ１０６の内容が変更され、その結果スイッチ
１２６−１〜１２６−１０のいずれか１つの状態を変更
する。スイッチ１２６−１〜１２６−１０のいずれか１
つの状態が変更された場合、電圧Ｖ　ｒｅｆ’は以下の
式により表わされる値に変化する。

Ｖｒｅｆ　＝Ｖｐｐ　（２１／４０）　。

このように、電圧Ｖｐρが１２Ｖである場合、電圧Ｖ　
ｒｅｌ’は６Ｖから６．３ｖに増大し、電圧ＶｏｕＬは
２４Ｖから２５，２Ｖに増大する。ここで、２５．２Ｖ
が、ＥＥＰＲＯＭの浮動ゲートトランジスタを消去する
ためには低すぎる場合、レジスタ１０６の内容が再び変
更され、スイッチ１２６−１〜１２６−１０の別のいず
れか１つの状態を変更する。これにより、電圧Ｖ　ｒｅ
ｆ’が再び増大し、以下の式により表わされる値となる
。

Ｖｒｅｌ’　　＝ｖｐｐ　（２２／　４０）この過程が
ＥＥＰＲＯＭを消去するのに充分な電圧が得られるまで
続けられる。その後、非揮発性レジスタ１０６の内容を
変更する必要がなくなり、選択された電圧によりＥＥＰ
ＲＯＭを消去し得るようになる。電圧Ｖｏｕｔを、ＥＥ
ＰＲＯＭを消去するのに充分ではあるが、必要以上に高
くない電圧に制限することにより、電圧Ｖｏｕｔに曝さ
れるトランジスタに過大な負担が及ぼされることがない
。

上記した電圧制御回路は幾つもの重要な利点を提供する
。第１に、第１〜３式により示されるように、電圧Ｖ　
ｒｅｄ’が静電容量値Ｃに依存しなくなる。従って、コ
ンデンサ１２０−１〜１２０−２０．１２２−１〜１２
２−１０若しくは１２４１〜１２４−１０が、例えば製
造時に多結晶シリコン静電容量板を過小に若しくは過大
にエツチングする等により、過大若しくは過小であった
場合でも、電圧Ｖ　ｒｅｌ’は影響を受けない。従って
、電圧Ｖ　ｒｅｌ”は製造時の条件に影響されない。特
に重要なことは、電圧Ｖ　ｒｅｆ’が温度による影響を
受けないことである。

更に、コンデンサ１２０〜１〜１２０−２０．１２２−
１〜１２２−１０及び１２４−１〜１２４−１０は、全
て同一の静電容量値及び形状を有する。従って、これら
の製造に対してエツチングが過大若しくは過小に行なわ
れた時でも、これらの静電容量値は均一に影響を受ける
。

上記した実施例に於ては、電圧ＶｏｕＬは２４〜３６Ｖ
の値をとり、かつ１．２ｖのステップにより調整するこ
とができる。しかしながら、別の実施例に於ては、電圧
ＶｏｕＬを異なる電圧範囲に亘って調整することができ
、所望に応じて電圧の調整幅を異なるものとすることが
できる。これは、例えば異なる数のコンデンサを用い、
またコンデンサによる電圧分割器の両端に加わる電圧を
１２Ｖ以外のものとすることにより達成される。

本発明の別の特徴によれば、リード１１８が、コンデン
サ１２７を介してコンパレータ１１６の出カソードに接
続されている（第２ａ図）。従って、電圧ＶｏｕＬが、
発振器１２３の発振を停止させるのに充分高ければ、コ
ンパレータ１１６の出カソードの電圧が下がり、電圧Ｖ
ｒｅ（’を僅かに降下させる。電圧ＶｏｕＬが充分に低
い値に降下しなかった場合、コンパレータ１１６の出力
電圧が上昇し、電圧Ｖ　ｒｅｒが僅かに増大する。従っ
て、第２ａ図の制御回路は、ヒステリシス特性を有し、
電圧ＶｏｕＬが僅かに変化した場合でも、電圧増倍回路
１０３がオンオフすることがない。更に別の実施例に於
ては、コンパレータ１１６が、リード１１９に於ける信
号とは論理的に反転された信号により、別の図示されな
い出カソードを駆動し、この別の出カソードがリード１
１４に静電容量的に結合されていることにより、コンパ
レータ１１６が状態を変更する際に、リード１１４に於
ける電圧が僅かにシフトする。これによっても、電圧制
御回路がヒステリシス特性を有し、コンパレータ１１６
が、電圧Ｖｏｕｔの僅かな変化に対しては状態を変える
ことがない。

本発明のある特徴によれば、レジスタ１０６が、電力を
ほとんど消耗しない非揮発性メモリレジスタとして構成
されている。第３図は、スイッチ１２６−１を制御する
レジスタ１０６内に１ビツトのデータを記憶するための
単一のメモリセル１５０を単純化して示す。スイッチ１
２６−１が第３図にも図示されている。レジスタ１０６
に於ける他のメモリセル及びスイッチネットワーク１２
８に於ける他のスイッチも、第３図に示されたメモリセ
ル１５０及びスイッチ１２６−１と同様のものからなる
。第３図に於て、スイッチ１２６−１は、コンデンサ１
２４−１を、メモリセル１５０内の浮動ゲートトランジ
スタ データに応じて、トランジスタ１５４、１５６を介して
電圧Ｖｐｐに、あるいはトランジスタ１５８、１６０を
介してアースに接続するための出力り一部１５２を備え
ている。

浮動ゲートトランジスタ１６２の制御ゲートは５Ｖの電
圧を受ける。従って、トランジスタ１６２の閾電圧値が
、例えば浮動ゲートトランジスタ１６２が電気的にニュ
ートラルであるためにロー状態である場合には、ノード
１６４に於ける電圧が低くなる。ノード１６４は、ノー
ド１、６８を高電圧により駆動するためのインバータ１
６６に接続されている。ノード１６４、１６８は、ｐチ
ャンネルトランジスタ１５４、１５８及びｎチャンネル
トランジスタ１５６、１６０のゲートに接続されている
ことから、ノード１６４に於ける電圧がハイで、ノード
１６８に於ける電圧がローである場合には、トランジス
タ１５８、１６０は導通状態となり、コンデンサ１２４
−１をアースに接続すると共に、トランジスタ１５４、
１５６が遮断状態となる。それに対して、トランジスタ
１６２の閾電圧値が、例えば浮動ゲートトランジスタ１
６２のゲートが負電荷により荷電状態となっていること
等によりハイ状態である場合には、トランジスタ１６２
が遮断状態となり、ノード１６４に於ける電圧がハイと
なり、ノード１６８に於ける電圧がローとなり、トラン
ジスタ１５４、１５６が導通状態となり、その結果コン
デンサ１２４−１が電圧Ｖｐｐに接続される。このよう
にして、第３図に於ける回路は、浮動ゲートトランジス
タ１６２の状態に応じて、コンデンサ１２４−１を電圧
Ｖｐｐ若しくはアースに接続する。

本発明のある実施例によれば、メモリセル１５０はほと
んど電力を消費しない。これは、ｐチャンネルトランジ
スタ１８０が、Ｖｃｃパッド１８２とアースとの間で、
浮動ゲートトランジスタ１６２と直列接続されているこ
とによるものである。

ｐチャンネルトランジスタ１８０はインバータ１６６に
より駆動される。従って、トランジスタ１６２が導通状
態であれば、ノード１６４に於ける電圧がローとなり、
ノード１６８に於ける電圧がハイとなり、従ってトラン
ジスタ１８０が遮断すると共に、電圧ＶＣＣとアースと
の間には何ら電流経路が形成されない。同様に、トラン
ジスタ１６２が遮断状態となれば、ノード１６４に於け
る電圧がハイとなり、ノード１６８に於ける電圧がロー
となり、その結果トランジスタ１８０が導通ずると共に
、ノード１６４がＶｃｃパッド１８２に結合される。し
かしながら、トランジスタ１６２が遮断状態であること
から、電圧Ｖｃｃとアースとの間には何らの電流経路が
形成されない。従ってセル１５０はほとんど電力を消費
しない。

ここでノード１６８は、Ｖｃｃセンス回路１８６により
駆動されるｎチャンネルトランジスタ１８４を介してア
ースにも接続されている。通常、ＶＣＣセンス回路１８
６は低い出力電圧を発生し、トランジスタ１８４を遮断
し、トランジスタ１８４は通常セル１１５０の動作に対
して影響を及ぼさない。しかしながら、電流供給開始時
に、ＶｃｃがＯｖから５Ｖに向けて比例的に増大した場
合Ｖｃｃセンス回路１８６は高い出力電圧を発生し、電
圧Ｖｃｃが約３Ｖに達するまで、ｎチャンネルトランジ
スタ１８４を導通状態に保持させる。これは、セル１５
０に電力の消費が開始された時に種々のノードが中間的
な状態をとることに対処するため行なわれるものである
。トランジスタ１６２の閾電圧値が高く、インバータが
、ノード１６８を高電圧より駆動するように始動した場
合には、トランジスタ１８０が遮断状態を保持し、トラ
ンジスタ１６２も遮断状態を保持し、ノード１６４かラ
ンダムに選択された状態をもって始動する。Ｖｃｃセン
ス回路１８６及びｎチャンネルトランジスタ１８４を設
けることにより、トランジスタ１８０は、電圧Ｖｃｃが
３ｖに到達するまでの始動時に際してまず導通し、ノー
ド１６４に於ける電圧をノ＼イ状態にすると共にノード
１６８に於ける電圧をロー状態とする。その後、トラン
ジスタ１８４が遮断すると、トランジスタ１６２の閾電
圧値が高ければ、ノード１６４に於ける電圧かハイ状態
に止まり、ノード１６８に於ける電圧がロー状態に止ま
る。しかしながら、トランジスタ１６２の閾電圧値が低
い場合には、ノード１６４に於ける電圧が接地電圧に降
下し、ノード１６８に於ける電圧がＶＣＣに増大し、ト
ランジスタ１８０が遮断状態となる。従って、センス回
路１８６及びｎチャンネルトランジスタ１８４は、セル
１５０が中間状態をとりながら始動するのを防止する。

第３図は、データ人力パッド１８８及び制御回路１９０
をも示す。データ人力パッド１８８及び制御回路１９０
は、」ユ記したようにＥＥＰＲＯＭを試験する際にトラ
ンジスタ１６２をプログラムするために用いられる。ト
ランジスタ１６２をプログラムするに際して、トランジ
スタ１６２のゲートとドレインとの間に１２Ｖが印加さ
れる。

次に、本発明に基づき、電圧増倍回路を備えるＥＥＰＲ
ＯＭを形成するために用いられる半導体製造過程を第９
ａ図〜第９１（図について以下に説明する。

第９ａ図〜第９　ｋ図は、本発明に基づき構成されたＥ
ＥＰＲＯＭの種々の製造過程に於ける状態を示す断面図
である。このＥＥＰＲＯＭは、第９に図に示されている
ように、トランジスタ１０１１〜１０１−Ｎと同様な構
造を有するトランジスタ４００と、トランジスタ１０５
と同様の構造を有するトランジスタ４０２と、第１０図
のコンデンサと同様の構造を有するコンデンサ４０４と
、第７図のコンデンサ１０３−Ｎと同様の構造を有する
コンデンサ４０６と、データを記憶するためのＥＥＰＲ
ＯＭ浮動ゲートトランジスタ４０８と、フィールド酸化
膜領域４１０と、ＥＥＰＲＯＭのＣＭＯ８周辺部制御回
路の一部をなすｎチャンネルトランジスタ４１２と、Ｃ
ＭＯ５周辺部制御回路の一部をなすｐチャンネルトラン
ジスタ４１４とをａする。第９ａ図〜第９に図に図示さ
れた構造は、通常は互いに隣接して形成されるものでは
なく、本明細書中で説明される製造過程を示すために隣
接して図示したものである。第８図に示されているコン
デンサ１１０−１〜１１０−４は、第７図のコンデンサ
１０３−Ｎと同様の要領で形成される。従って、第９ａ
図〜第９　ｋ図に於てはコンデンサ１１０〜１及び１１
０−４を図示省略した。

１、　第９ａ図に示されているように、ｐ−エピタキシ
ャル層４２０が、ｐ十基層４２２上に於て成長させられ
る。ある実施例に於ては、エピタキシャル層４２０は１
０１５／ｃｃのドーパント濃度を存する。第１の二酸化
シリコン層４２４が、このｐ−エピタキシャル層４２０
Ｊ＝に成長させられる。

２、　　フォトマスク４２６が、第１の二酸化シリコン
層４２４−Ｌに形成され、ｎ型不純物が、ｐエピタキシ
ャル層４２０内に注入され、形成されるべきトランジス
タ４００のソース及びドレイン（即ちソース４０７ａ及
びドレイン４０７ｂ）と、トランジスタ４０２のドレイ
ン（ドレイン４０７ｃ）と、コンデンサ４０４を形成す
るためのｎ−ウェル４０７ｄと、ＣＭＯＳ周辺部制御回
路のｐチャンネルトランジスタ４１４を形成するための
ｎ−ウェル４０７ｅが形成される。次にフォトマスク４
２６を除去する。

３、　例えば化学蒸着によりウェーハ」二にＳｉ３Ｎ４
層４３２を形成する（第９ｂ図）。フォトマスク４３３
をウェーハに対して用い、フィールド酸化膜を形成する
べきＳｉ３Ｎ４層４３２の部分をパターン化させる。次
にＳｉ３Ｎ４層４３２の露光部分を除去する。

４、　　フォトマスク４３３を除去し、第９Ｃ図により
示されたようなパターンを資するフォトマスク４３４に
よりウェーハを覆う。ウェーハを、注入されるイオンが
Ｓｉ３Ｎ４層４３２を貫通ずるのに充分なエネルギを有
していないような第１のフィールド注入過程をウェーハ
に対して行なう。

このようにして、イオンを、Ｓｉ３Ｎ４層４３２が除去
された部分のみに注入する。ある実施例に於ては、硼素
イオン等のｐ型イオンが、５×１０１３／ｃａの注入量
及び１５ＫｅＶのエネルギにより注入され、ｐ型ドーパ
ントのエンハンスされた濃度領域４３０ａ、４３０ｂを
形成する。次に、ウェーハを、注入イオンがＳｉ３Ｎ４
層４３２を貫通するのに充分ではあるがフォトマスク４
３４を貫通し得ないようなエネルギをもってイオン注入
過程を行なう。この過程に際して、硼素が１０１３／ｃ
ｒｌの注入量及び１８０ＫｅＶの注入エネルギをもって
イオン注入される。重要なことは、第２のイオン注入過
程に於て、イオンがｐチャンネルトランジスタ４１４が
形成されるべき領域を除くウェーハの全体に対して行な
われることである。

５、　　フォトマスク４３４を除去し、Ｓｉ３Ｎ４層４
３２が除去された領域に於てフィールド酸化膜層４３５
ａ、４３５ｂを熱成長させる。

６、　第９ｅ図に於て、Ｓｉ３Ｎ４層４３２を、例えば
ウェーハを燐酸中に浸漬することにより除去する。次に
、ウェーハをＨＦ溶液に浸漬することにより二酸化シリ
コン層４２４を除去する。重要なことは、フィールド酸
化膜層４３５ａ、４３５ｂが厚いことから、この過程に
於てフィールド酸化膜のごく僅かが除去されるのみであ
ることである。更に、ウェーハ上に新たな二酸化シリコ
ン層４３６を熱成長させる。

７、　　フォトマスク４３９（第９ｅ図）によりつ工−
ハを覆い、ＥＥＰＲＯＭ）ランジスタ４０８及びトラン
ジスタ４０２のチャンネルが形成されるべき領域４３７
ａ、４３７ｂに於けるドーパントの濃度を調整するため
にｐ型不純物を用いたＰＲＯＭ注入をウェーハに対して
行なう。これは、形成されるべきＥＥＰＲＯＭトランジ
スタ４０８及びトランジスタ４０２の閾電圧値を調整す
るためのものである。次にフォトマスク４３９を除去す
る。

８、　第９ｆ図に於て、化学蒸着によりウェー７１上に
第１のドープされた多結晶シリコン層を形成し、これを
公知の要領により、浮動ゲート４３８ａ〜４３８ｅが形
成されるようにパターン化する。

９、　　フォトマスク４４０によりウェーハを覆い、イ
オン注入により、形成されるべきＥＥＰＲＯＭ浮動ゲー
１浮動ゲラ１ジスタ４０８のｎ＋ソース領域４４２ａ及
びドレイン領域４４２ｂを形成する（第９ｇ図）。この
時、ドレイン領域４４２ｂのエツジが、形成されるべき
トランジスタ４０８の浮動ゲート４３８ｅのエツジに自
動的に整合する。

これは、米国特許第４．６３９．８９３号明細書に開示
された理由に基づくものである。トランジスタ４００．
４０２内のｎ中領域４４２ｃ〜４４２ｆ及びコンデンサ
４０４内のｎ中領域４４２ｇも同時に形成される。次に
フォトマスク４４０を除去する。領域４４２ｃ、４４２
ｄは、ゲート４３８ａと自動的に整合するが、ｎ−ウェ
ル４０７ａ、４０７ｂが、ゲート４３８ａの下部を、ｎ
＋領域４４２Ｃ１４４２ｄがゲート４３８ａの下方に伸
びる距離よりも大きな距離に亘って伸びていることによ
り、領域４４２ｃ、４４２ｄは、エピタキシャル層４２
０のｐ−材料と接触することがない。

１０、　　ウェーハをＨＦ溶液内に浸漬することにより
、浮動ゲート４３８ａ〜４３８ｅにより覆われている二
酸化シリコン層４３３の部分を除く二酸化シリコン層４
３３を除去する。フィールド酸化膜４３５ａ、４３５ｂ
の厚さが大きいことから、フィールド酸化膜のごく僅か
が除去されるのみである。ウェーハは、ＨＦ溶液から取
り出され、つ工−ハ」二には新たな二酸化シリコン層４
４５が熱成長させられる。

１１、　　図示されていないフォトマスクによりつ工−
ハが覆われ、次いで形成されるＣＭＯ８制御回路のｎチ
ャンネルトランジスタ４１２の閾電圧値を調整するため
に閾電圧調整用のイオン注入を行なう。次に、フォトマ
スクを除去し、図示されていない別のフォトマスクによ
りウェー７１を覆う。

続いて、形成されるべきｐチャンネルトランジスタ１４
の閾電圧値を調整するために別のイオン注入を行なう。

再び、このフォトマスクを除去する。

ＣＭＯＳトランジスタに加えられる閾電圧調整用イオン
注入若しくはＥＥＰＲＯＭ）ランジスタ４０８に加えら
れるＦＲＯＭイオン注入過程に際して、トランジスタ４
００は何らのイオン注入も受けない（上記ステップ７を
参照）。このようにして、トランジスタ４００のチャン
ネルは低いドーパント濃度を有し、トランジスタ４００
は低い閾電圧値を有するようになると共に、ボディエフ
ェクトを受は難くなる。

１２、　　第９ｈ図に於て、第２の多結晶シリコンドー
ピング層が、化学蒸着によりウェーハ上に被着され、パ
ターン化され、制御ゲート４４６ａ〜４４６ｆを形成す
る。重要なことは、第２の多結晶シリコンドーピング層
が、形成されるべきトランジスタ４１２．４１４のゲー
ト４４６ｇ、４４６ｈを形成するためにも用いられるこ
とである。

別の実施例に於ては、ゲート４４６ａ　〜４４６ｈは、
タングステンシリサイド等のシリサイド層により覆われ
た多結晶シリコン層を含む。

１３、　　　ウェーハをフ第１・レジスト層４４８によ
り覆い、ｎチャンネルトランジスタ４１２のソース領域
４５０ａ及びドレイン領域４５０ｂを形成するべきウィ
ンド領域を郭成するべく、このフォトレジスト層４４８
がパターン化される（第９１図）。ウェーハに対してイ
オン注入過程を行ない、ソース４５０ａ及びドレイン４
５０ｂを形成する。

前記したようにトランジスタ４００．４０２及びコンデ
ンサ４０４内のｎ中領域が、ｎ中領域４４２ａ、４４２
ｂと同時に形成される。しかしながら、別の実施例に於
ては、トランジスタ４００．４０２及びコンデンサ４０
４のｎ中領域が、ソース及びドレイン領域４５０ａ、４
５０ｂと同時に形成される。

１４、　７オトレジスト層４４８を除去し、ソース４５
４ａ及びドレイン４５４ｂが形成されるべきウィンド領
域を郭成するべくパターン化されたフォトレジスト層４
５２によりウェーハを覆う（第９ｊ図）。次に、ウェー
ハに対して、トランジスタ４１４のｐ型ソース及びドレ
イン領域４５４ａ、４５４ｂを形成するべくイオン注入
を行なう。次に、フォトマスク４５２を除去する。

１５、　　例えば化学蒸着により、二酸化シリコンから
なる厚い不働態層をウェーハ上に被着する。

ウェーハ上に図示されていないコンタクトマスクを被着
し、エツチングにより、不働態層内にコンタクトを形成
する。

１６、　　　ウェーハ上に接触用金属化被膜を被着し、
第４に図にコンタク！・４６０ａ　〜４６０ｓとして単
純化して示されるような電気的コンタクトを形成するべ
くパターン化する。

１７゜　　ウェーハ」二に図示されていない二酸化シリ
コンからなる第２の不働態層を形成する。

上記したような従来形式のＥＥＰＲＯＭ製造過程を用い
ることにより、高電圧トランジスタ４００．４０２及び
高電圧コンデンサ４０４．４０６が形成された。このよ
うに、本発明の製造過程の流れは、追加の製造過程を必
要とすることなく、単一の集積回路内に、高電圧構造及
び低電圧構造を同時に形成するという利点を提供する。

このように、２０〜４０Ｖといった高電圧を、追加の製
造過程を必要とすることなくチップ」二にて発生し、か
つ取り扱い得るようにし、しかもＥＥＰＲＯＭ内の全て
のトランジスタを大型化或いは低速化することがない。

【図面の簡単な説明】

第１図は、従来技術に基づく電圧増倍回路を単純化して
示す回路図である。 第２図は、本発明の第１の実施例に基づく電圧増倍回路
を単純化して示す回路図である。 第２ａ図は、本発明の第２の実施例に基づく電圧増倍回
路を単純化して示す回路図である。 第３図は、プログラマブル制御回路を制御するための回
路を単純化して示す回路図である。 第４図及び第５図は、破壊することなく高電圧に耐え得
る第１．のトランジスタを示す断面図及び平面図である
。 第６図は、第２の高電圧トランジスタを示す断面図であ
る。 第７図は、高電圧トランジスタを示す断面図である。 第８図は、静電容量式電圧分割器を示す断面図である。 第９ａ図〜第９に図は、本発明に基づき製造された半導
体素子の種々の状態を示す断面図である。 第１０図は、本発明の別の実施例に基づき構成された高
電圧コンデンサを示す断面図である。 第１１図は、第２図の電圧増倍回路の出力電圧の時間に
対する変化を示すグラフである。 ８・・・電圧増倍回路　　１０・・・入カソード１２・
・・出カソード　　１４・・・トランジスタ１８・・・
コンデンサ　　１００・・・電圧増倍回路１０１・・・
トランジスタ１０２・・・人カソード１０４・・・出カ
ソード　１０５・・・トランジスタ１０６・・・レジス
タ　　１０７・・・制御回路１０８・・・電圧制御回路
１１０・・・コンデンサ１１２・・・アースリード１１
６・・・コンパレータ１２３・・・リング発振器 １１０．１２０．１２４．１２６．１２７・・・コンデ
ンサ トワーク ２５２・・・浮動ゲート ２５６・・・エピタキシャル層 ２５８・・・絶縁層 ２６２・・・ｎ−ウェル １２８・・・スイッチネッ ２５０・・・制御ゲート ２５４・・・絶縁層 ２５７・・・基層 ２６０・・・領域 ２６４・・・ｎ中領域 ２７０．２７２・・・接触用金属被膜 ３０２・・・ｎ−ウェル　３０４・・・ｎ＋領領 域０５・・・浮動ゲート　３０６・・・第１の部分３０
７・・・第２の部分　３０８・・・ドレイン３０９・・
・制御ゲート　３１０・・・浮動ゲート３１２・・・浮
動ゲート　３１４・・・絶縁層３１６．３１８・・・制
御ゲート ３３０・・・制御ゲー１−３３２・・・浮動ゲート３３
４．３３６・・・絶縁層 ３３８・・・ｎ−ウェル　３４０・・・ｎ中領域３４２
・・・金属被膜　　３５０・・・制御ゲート３５２・・
・浮動ゲート　３５４・・・制御ゲート３５６・・・浮
動ゲート　３６０・・・浮動ゲート化 理

Claims (1)

1. 【特許請求の範囲】 （１）第１の導電形式を有する半導体材料の第１の領域
   上に形成された半導体構造であって、前記第１の領域上
   に形成された第２の導電形式を有する第２の領域と、 前記第２の領域から隔置された状態で前記第１の領域上
   に形成された第２の導電形式を有する第３の領域とを有
   し、 前記第２及び第３の領域のいずれか一方が第１のソース
   領域として機能し、前記第２及び第３の領域のいずれか
   他方が第１のドレイン領域として機能し、かつ前記第１
   のソース領域と前記第１のドレイン領域との間に第１の
   チャンネル領域が延在しており、 更に、前記第１のチャンネル領域上に形成された第１の
   絶縁層と、 前記第１の絶縁層上に形成された浮動ゲートと、前記浮
   動ゲート上に形成された第２の絶縁層と、前記第２の絶
   縁層上に形成された制御ゲートとを有し、 前記第１のドレーン領域、前記第１のソース領域、前記
   浮動ゲート及び前記制御ゲートが第１のトランジスタを
   形成し、 更に、前記第１の領域内に形成された第２の導電形式か
   らなる第４の領域と、 前記第４の領域内に形成された前記第１の導電形式を有
   する第２のソース領域と、 前記第２のソース領域に対して隔置されるように前記第
   ４の領域内に形成された前記第１の導電形式を有する第
   ２のドレイン領域と、 前記第４の領域に対して絶縁されかつその上方に形成さ
   れた第３のゲートとを有し、 前記第３のゲート、前記第２のソース領域及び前記第２
   のドレイン領域が第２のトランジスタを形成し、 少なくとも前記第２の領域が前記第４の領域の深さと概
   ね等しい深さに延在することにより、前記第１の領域と
   前記第２の領域との間の接合部の破壊電圧を、前記第１
   の領域と前記第４の領域の破壊電圧に概ね等しくしたこ
   とを特徴とする半導体構造。 （２）前記第２のトランジスタがＣＭＯＳ回路の一部を
   なすことを特徴とする特許請求の範囲第１項に記載の構
   造。 （３）前記第１の領域の一部を覆うように、かつ前記第
   １及び第２の絶縁層よりも厚くなるように形成されたフ
   ィールド絶縁層を更に有し、前記浮動ゲート及び前記制
   御ゲートが、前記フィールド絶縁層上に延在することに
   より、前記浮動ゲート、前記制御ゲート及び前記第２の
   絶縁層が前記フィールド絶縁層上に存在することにより
   、前記浮動ゲートと前記制御ゲートとの間の静電容量的
   結合を調整し、前記制御ゲートと前記第１のトランジス
   タの他の部分との間の破壊電圧を増大させたことを特徴
   とする特許請求の範囲第１項に記載の構造。 （４）前記フィールド絶縁層を覆わない前記制御ゲート
   の一部が前記浮動ゲートの一部によって横方向から包囲
   されていることを特徴とする特許請求の範囲第３項に記
   載の構造。（５）前記第１の領域内に形成されたソース
   、ドレイン及びチャンネル領域を有する複数の浮動ゲー
   トメモリセルトランジスタを更に備え、前記第１のチャ
   ンネル領域に存在するドーパントの濃度が、前記複数の
   浮動ゲートメモリセルの前記チャンネルに存在するドー
   パントの濃度よりも低く、前記第１のソース領域が、第
   １のｎ−領域内に形成された第１のｎ＋領域を有し、前
   記第１のドレイン領域が第２のｎ−領域内に形成された
   第２のｎ＋領域を有し、前記第１及び第２のｎ＋領域間
   の距離が、前記複数の浮動ゲートメモリセルトランジス
   タの前記チャンネル領域の長さの少なくとも２倍の大き
   さを有し、前記第１のトランジスタの前記チャンネルに
   於けるドーパントの濃度が低いこと、前記第１及び第２
   のｎ＋領域間の距離が長いこと及び前記第１及び第２の
   ｎ−領域が形成されていることにより、前記第１のトラ
   ンジスタの前記浮動ゲートがプログラムされないように
   したことを特徴とする特許請求の範囲第１項に記載の構
   造。 （６）第１の導電形式を有する半導体材料からなる第１
   の領域と、 前記第１の導電形式とは異なる第２の導電形式を有する
   半導体材料からなりかつ前記第１の領域内に形成された
   第２の領域と、 前記第２の領域に対して絶縁されかつその上方に形成さ
   れた第１の導電層と、 前記第１の導電層からは絶縁されかつその上方に形成さ
   れた第２の導電層とを有し、 前記第２の領域と前記第２の導電層とを異なる側の極板
   としたことを特徴とするコンデンサ。 （７）前記コンデンサが、 前記第１の領域内に形成されかつ前記第２の領域と概ね
   同一の深さに延在するように形成された前記第２の導電
   形式を有する第３の領域と、前記第３の領域内に形成さ
   れた前記第１の導電形式を有するソース領域と、 前記第３の領域内に形成された前記第１の導電形式から
   なるドレイン領域と、 前記ソース及びドレイン領域間に延在するチャンネル領
   域と、 前記チャンネル領域の上方に形成されたゲートとを有す
   る回路の一部をなすことを特徴とする特許請求の範囲第
   ６項に記載のコンデンサ。 （８）第１の絶縁層と、 前記第１の絶縁層の上方に形成された第１の導電層と、 前記第１の導電層の上方に形成された第２の絶縁層と、 前記第２の絶縁層の第１の部分の上方には位置するが前
   記第２の絶縁層の第２の部分の上方には位置しないよう
   に形成された第２の導電層と、前記第２の導電層の前記
   第２の部分上に形成された第３の導電層とを有し、 前記第２の導電層及び前記第３の導電層をそれぞれ異な
   る極板としたことを特徴とするコンデンサ。 （９）前記コンデンサが、集積回路に於ける電圧増倍回
   路の一部をなすことを特徴とする特許請求の範囲第８項
   に記載のコンデンサ。 （１０）前記第１の絶縁層が、集積回路のフィールド絶
   縁層の一部をなすことを特徴する特許請求の範囲第９項
   に記載のコンデンサ。 （１１）入カソードと出カソードとの間に直列接続され
   た複数のトランジスタを有する電圧増倍回路を備える構
   造であって、 前記複数のトランジスタのそれぞれが、 ソース領域と、 ドレイン領域と、 前記ソース及びドレイン領域間に延在する第１のチャン
   ネル領域と、 前記第１のチャンネル領域上に形成された第１の絶縁層
   と、 前記第１の絶縁層上に形成された浮動ゲートと、前記浮
   動ゲート上に形成された第２の絶縁層と、前記第２の絶
   縁層上に形成された制御ゲートとを有し、 前記制御ゲートが前記ドレイン領域に接続され、前記電
   圧増倍回路が複数のコンデンサを備え、前記コンデンサ
   が、前記トランジスタの対応するものの制御ゲートにそ
   れぞれ接続されていると共に、前記コンデンサの内の第
   １のグループのコンデンサの第２の極板がクロック信号
   φを受け、前記コンデンサの内の第２のグループのコン
   デンサの第２の極板がクロック信号＠φ＠を受けること
   を特徴とする構造。 （１２）前記コンデンサのそれぞれが、 第３の絶縁層上に形成された第１の導電層と、前記第１
   の導電層上に形成された第４の絶縁層と、 前記第４の絶縁層の第１の部分上に形成された第２の導
   電層と、 前記第４の導電層の第２の部分上に形成された第３の導
   電層とを有し、 前記第２の導電層が前記第１の極板として機能し、前記
   第３の導電層が前記第２の極板として機能することを特
   徴とする特許請求の範囲第１１項に記載の構造。 （１３）前記電圧増倍回路が、前記とは異なる第２のグ
   ループをなす複数のトランジスタを備える半導体ウェー
   ハの一部をなし、前記第１のグループとしての複数のト
   ランジスタのドレイン−基層間及びソース−基層間の破
   壊電圧が、前記第２のグループをなす前記複数のトラン
   ジスタのドレイン−基層間及びソース−基層間の破壊電
   圧よりも高いことを特徴とする特許請求の範囲第１１項
   に記載の構造。 （１４）前記第１のグループをなす前記複数のトランジ
   スタの前記ドレイン−基層間及びソース−基層間の破壊
   電圧が、前記第２のグループをなす前記複数のトランジ
   スタのドレイン−基層間及びソース−基層間の破壊電圧
   よりも少なくとも５Ｖは高いことを特徴とする特許請求
   の範囲第１３項に記載の構造。 （１５）電圧制御回路を含む集積回路構造であって、 入力電圧を受けるための入力端子と、 出力電圧を受けるための出力端子と、 前記入力電圧から前記出力電圧を発生するための電圧発
   生手段と、 デジタル値を受けるための手段と、 前記デジタル値に対応する大きさの基準電圧を供給する
   ための手段と、 前記出力電圧を前記基準電圧と比較し、その比較結果に
   応じた制御出力信号を発生するための手段とを備え、 前記電圧発生手段が、前記制御出力信号に応じてその出
   力電圧を調節することを特徴とする集積回路構造。 （１６）前記集積回路構造が、浮動ゲートメモリセルの
   アレイと、前記メモリセルに記憶されたデータを変更す
   るべく前記メモリセルに前記出力電圧を供給するための
   手段とを備えることを特徴とする特許請求の範囲第１５
   項に記載の集積回路構造。 （１７）電圧増倍回路を含む集積回路構造であって、 入力電圧を受けるための入力端子と、 出力端子と、 クロックパルスを受けるためのクロックリードと、 前記クロックパルスに応じて、前記出力端子上に、前記
   入力電圧に基づいて出力電圧を発生するための手段と、 前記出力電圧に応じた大きさを有するセンス電圧を発生
   するための手段と、 前記センス電圧を前記基準電圧と比較するための手段と
   、 前記比較手段が、前記基準電圧が前記センス電圧よりも
   高い場合には、前記クロックパルスを前記クロックリー
   ドに供給するが、前記センス電圧が前記基準電圧を超え
   る場合には、前記クロックパルスを前記クロックリード
   に供給しないことを特徴とする集積回路構造。 （１８）前記電圧発生手段が、前記入力端子と前記出力
   端子との間に直列接続された複数のトランジスタを有し
   、前記トランジスタのそれぞれのゲートがその対応する
   ドレインに接続されており、前記電圧発生手段が、更に
   、複数のコンデンサを有し、これらコンデンサの第１の
   極板が前記トランジスタの対応するいずれかのゲートに
   それぞれ接続されており、これらコンデンサの内の第１
   のグループのコンデンサの第２の極板が、クロック信号
   φを受け、前記コンデンサの内の第２のグループのコン
   デンサの第２の極板がクロック信号＠φ＠を受けること
   を特徴とする特許請求の範囲第１７項に記載の集積回路
   構造。 （１９）電圧供給源を備える集積回路構造であって、 出カソードに出力電圧を供給するための第１の手段と、 第１の電圧を受けるための第１のリードと、電圧分割器
   として機能するべく、前記出カソードと前記第１のリー
   ドとの間に直列接続された複数のコンデンサと、 前記出力電圧に対応するセンス電圧を取り出すべく、前
   記複数のコンデンサの内の２つのコンデンサ間のノード
   に接続された第２のリードと、基準電圧を発生するため
   の第２の手段とを有し、前記第１の手段が、前記センス
   電圧と前記基準電圧とを比較し、それに応じて前記出力
   電圧を調整するための手段を備えることを特徴とする集
   積回路構造。 （２０）前記複数のコンデンサが、 絶縁層と、 前記絶縁層上に形成された第１の複数の導電層と、 第２の複数の導電層とを宵し、 前記第１の導電層のそれぞれが、前記複数のコンデンサ
   の内の少なくともいずれか１つの一方の極板を形成し、 前記第２の複数の導電層の内の第１のものが、前記複数
   のコンデンサの内の第１のものの一方の極板として機能
   し、かつ前記第１の複数の導電層の内の第１のものの第
   １の部分から絶縁されるようにその上に形成されており
   、 前記第１の複数の導電層の内の前記第１のものが、前記
   第１のコンデンサの第２の極板及び前記複数のコンデン
   サの内の第２のコンデンサの第１の極板として機能し、 前記第２の複数の導電層の内の第２のものが、前記第１
   の複数の導電層の内の前記第１のものの第２の部分上に
   形成されかつ前記第２のコンデンサの第２の極板として
   機能し、 前記第２の複数の導電層中の前記第２のものが前記第１
   の複数の導電層の内の第２のものの少なくとも一部に対
   して絶縁されるようにその上に延在し、かつ前記複数の
   コンデンサの内の第３のコンデンサの第１の極板として
   機能し、 前記第１の複数の導電層の内の前記第２のものが前記第
   ３のコンデンサの第２の極板として機能することを特徴
   とする特許請求の範囲第１９項に記載の集積回路構造。 （２１）電圧増倍回路を備える集積回路構造であって、 前記電圧増倍回路が、 第１の入力電圧を受けるための第１の入力端子と、 出力電圧を供給するための出力端子と、 前記入力電圧から前記出力電圧を発生するための電圧発
   生手段と、 第２の入力電圧を受けるための第２の入力端子と、 第３の入力電圧を受けるための第３の入力端子と、 前記第２及び第３の入力電圧に応じて基準リード上に基
   準信号を発生するために、前記第２及び第３の入力端子
   間に接続された、前記基準リードに接続された第１の極
   板を有する複数のコンデンサを含む静電容量式電圧分割
   器と、 前記コンデンサの内の固有に対応する１つのコンデンサ
   の第２の極板に接続されたリードをそれぞれ有すると共
   に前記対応する固有のコンデンサの第２の極板を、前記
   第２の入力端子若しくは前記第３の入力端子に電気的に
   接続するための複数のスイッチと、 前記出力電圧に応じた大きさを有するセンス信号を供給
   するための手段と、 前記基準信号と前記センス信号とを比較し、該比較結果
   に基づき比較出力信号を発生するための手段とを有し、 前記電圧発生手段が、前記比較出力信号に応じて前記出
   力信号を調整することを特徴とする集積回路構造。 （２２）前記第１の入力信号が前記第２の入力信号に等
   しいことを特徴とする特許請求の範囲第２１項に記載の
   集積回路構造。 （２３）更にレジスタを備え、前記スイッチの状態を前
   記レジスタに記憶されたデータに応じて決定することを
   特徴とする特許請求の範囲第２１項に記載の集積回路構
   造。 （２４）出力リード上に出力電圧を供給しかつ前記出力
   リード上の電荷を除去するためのトランジスタを備える
   電圧増倍回路であって、前記トランジスタが、 第１の導電形式を有する半導体材料からなる第１の領域
   と、 前記第１の領域内に形成された第２の導電形式を有する
   半導体材料からなりかつ前記出カソードに接続された第
   ２の領域と、 前記第１の領域内に形成された前記第２の導電形式から
   なる半導体材料からなりかつ前記第２の領域に対して隔
   置された第３の領域と、 前記第２及び第３の領域間に延在するチャンネル領域と
   、 前記チャンネル領域の第１の部分上に形成されているが
   、前記チャンネル領域の第２の部分上には形成されてい
   ない浮動ゲートと、 前記浮動ゲート及び前記チャンネル領域の前記第２の部
   分上に延在する制御ゲートとを有することにより、 前記第２の領域に於ける電圧が上昇し、前記浮動ゲート
   と前記第２の領域との間の静電容量的結合により、前記
   浮動ゲートの電圧が上昇した場合に、前記制御ゲートの
   電圧に関わりなく前記第２の領域から前記第３の領域に
   かけて反転領域が形成しないようにしたことを特徴とす
   る電圧増倍回路。 （２５）電圧増倍回路であって、 出力端子に出力電圧を供給するための手段と、前記出力
   電圧を制御するための制御手段と、データを記憶するた
   めのレジスタとを有し、前記制御手段が、記憶された前
   記データに応じて前記出力電圧を或る値に制御し、 前記レジスタが複数のメモリセルを有し、前記メモリセ
   ルの少なくともいずれか１つが、第１の電圧を受けるた
   めの第１のリードと、第２の電圧を受けるための第２の
   リードと、浮動ゲートを有する浮動ゲートトランジスタ
   と、前記第１及び第２のリード間にあって前記浮動ゲー
   トトランジスタと直列に接続されたスイッチ手段とを有
   し、 前記トランジスタが、同トランジスタに記憶されたデー
   タに応じて導通状態若しくは遮断状態をとり、前記スイ
   ッチ手段が、前記浮動ゲートトランジスタの導通時には
   開かれ、前記浮動ゲートトランジスタの遮断時には閉じ
   られることにより、前記メモリセルが実質的に電力を消
   費しないようにしたことを特徴とする電圧増倍回路。 （２６）メモリセルであって、 第１の電圧を受けるための第１のリードと、第２の電圧
   を受けるための第２のリードと、浮動ゲートを有する浮
   動ゲートトランジスタと、前記第１及び第２のリード間
   にあって前記浮動ゲートトランジスタと直列に接続され
   たスイッチ手段とを有し、 前記トランジスタが、同トランジスタに記憶されたデー
   タに応じて導通状態若しくは遮断状態をとり、前記スイ
   ッチ手段が、前記浮動ゲートトランジスタの導通時には
   開かれ、前記浮動ゲートトランジスタの遮断時には閉じ
   られることにより、前記メモリセルが実質的に電力を消
   費しないようにしたことを特徴とするメモリセル。 （２７）高電圧トランジスタを含む集積回路の製造方法
   であって、 第２の導電形式を有する半導体材料からなる第１の領域
   内に、第１の導電形式を有するウェル領域を形成する過
   程と、 前記ウェル領域内に前記第２の導電形式を有する第１の
   ソース領域及び第１のドレイン領域を形成することによ
   り、前記第１のソース領域と、前記第１のドレイン領域
   との間に第１のチャンネル領域が延在するようする過程
   と、 前記第１の領域内に前記第１の導電形式を有する第２及
   び第３の領域を形成する過程とを有し、前記第２及び第
   ３の領域のいずれか一方が第２のドレイン領域として機
   能し、前記第２及び第３の領域のいずれか他方が第２の
   ソース領域として機能するようにし、かつ前記第２のソ
   ース領域と前記第２のドレイン領域との間に第２のチャ
   ンネル領域が延在するようにし、 更に、前記第２の領域の少なくとも一部が、前記ウェル
   領域と同時に形成されることを特徴とする集積回路の製
   造方法。 （２８）前記集積回路がＥＥＰＲＯＭを含み、前記第２
   のソース領域及び前記第２のドレイン領域が、前記ＥＥ
   ＰＲＯＭの浮動ゲート及び制御ゲートと同時に形成され
   た浮動ゲート及び制御ゲートを有するトランジスタの一
   部をなし、かつ前記トランジスタが電荷ポンプの一部を
   なすことを特徴とする特許請求の範囲第２７項に記載の
   製造方法。 （２９）コンデンサを含む集積回路を製造するための方
   法であって、 第２の導電形式を有する半導体材料からなる第１の領域
   内に第１の導電形式を有する第１のウェル領域を形成す
   る過程と、 前記第１のウェル領域内に前記第２の導電形式を有する
   ソース及びドレイン領域を形成することにより、前記ソ
   ース及びドレイン領域間にチャンネルが延在するように
   する過程と、 浮動ゲート及び制御ゲートを有する少なくとも１つの浮
   動ゲートトランジスタを前記第１の領域内に形成する過
   程と、 前記第１のウェル領域と同時に前記第１の導電形式を有
   する第２のウェル領域を形成する過程と、前記浮動ゲー
   トの形成と同時に、前記第２のウェル領域に対して絶縁
   されるようにかつその上方に浮動ゲート材料層を形成す
   る過程と、 前記制御ゲートの形成と同時に、前記浮動ゲート材料層
   に対して絶縁されるようにかつその上方に制御ゲート材
   料層を形成する過程とを有し、前記第２のウェル領域及
   び前記制御ゲート材料層がコンデンサの両極板を構成す
   るようにしたことを特徴とする製造方法。 （３０）浮動ゲート及び制御ゲートを備える複数の浮動
   ゲートトランジスタと、フィールド酸化膜領域とを有す
   る集積回路を製造するための方法であって、 浮動ゲートを形成する過程と同時にフィールド酸化膜領
   域上に浮動ゲート材料層を形成する過程と、 制御ゲート層を形成する過程と同時に前記浮動ゲート材
   料層の第１及び第２の部分上に第１及び第２の制御ゲー
   ト材料層をそれぞれ形成する過程とを有し、 前記第１及び第２の制御ゲート材料層がコンデンサの第
   １及び第２の極板を構成することを特徴とする製造方法
   。