JPH022667A - 長さが縮小されたゲートを有するｃｍｏｓ集積装置を製造するための方法 - Google Patents

長さが縮小されたゲートを有するｃｍｏｓ集積装置を製造するための方法

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JPH022667A
JPH022667A JP63324718A JP32471888A JPH022667A JP H022667 A JPH022667 A JP H022667A JP 63324718 A JP63324718 A JP 63324718A JP 32471888 A JP32471888 A JP 32471888A JP H022667 A JPH022667 A JP H022667A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 この発明は、長さが縮小されたゲートを有する０ＭＯ３
集積装置を製造するための方法に関する。
より詳細には、この方法は、１ミクロン未満の長さのゲ
ートをＨする高電圧を供給されたＣＭＯ８集積装置に関
する。
発明の背景 接合の突抜は現象およびブレークダウンは、装置の寸法
を減少させる上で重要な制限要因であることは公知であ
る。なぜならば、突抜は現象を避けるのに必要とされた
チャネル内の高９度のドーピングは、接合での電界の増
加のため、接合の初期のブレークダウンに導くことがで
きるからである。
最大電界ピークを制御しかつ減少させる目的を有する、
少量にドープされたドレイン（ＬＤＤ）方法のような製
造方法が現在公知である。この方法に従えば、製造され
るべきトランジスタのソースおよびドレイン領域と同じ
導電型を有する領域を発生するように適合されたイオン
種（１０ｎｓｐｅｃｉｅｓ）の少量の注入が、２枚の連
続的な別個のマスクによって最初に行なわれる。次いて
、前記ソースおよびドレイン領域の多量のイオン注入を
マスクするように、酸化シリコンスペーサ構造がトラン
ジスタのゲート領域の側部に一般的に形成される。しか
しながら、ＮチャネルトランジスタおよびＰチャネルト
ランジスタ上のこれらのＬＤＤ領域の導入は、いくつか
の不利な点を伴なう。なぜならば、トランジスタのソー
スおよびドレイン領域に直列で導入され、またしたがっ
てトランジスタを流れる電流の値を減少させる抵抗のた
めに、いかなる場合でも、それは装置の電気的特性、特
にその速度の悪化をもたらすからである。２個のトラン
ジスタ内に個々のＬＤＤ領域を生じるのに必要とされる
２枚のマスクのため、この公知のＬＤＤ方法は、従来の
ＣＭＯＳ方法に関連してほとんど無視し得ない洒格の増
加をさらに伴なう。
発明の概要 この状況のもとで、この発明の目的は、公知の技術の不
利な点を取除くことができ、かつ特定的には、従来のＣ
ＭＯＳ方法の製造ステップの数を実質的に増加させるこ
となく、かつより詳細には所要のマスキングステップの
数を増加させることなく、ブレークダウンおよび突抜は
現象からの保護を提供することができる、長さが縮小さ
れたゲートを有するＣＭＯ５集積装置を製造するための
方法を提供することである。
この目的の範囲内において、この発明の特定の目的は、
従来の方法に関連したＣＭＯＳ装置の電気的特性の悪化
を制限するように、直列での抵抗のトランジスタへの導
入を可能な限り制限することができる製造方法を提供す
ることである。
この発明の少なからぬ目的は、完全に制御可能な手順お
よび結果を伴なって、電子産業で通常用いられる機械の
使用を可能にするように、公知のおよび使用された方法
ステップをそれ自体が含む方法を提供することである。
この目的および上述の目的およびこれ以降明らかになる
であろう他の目的は、前掲の特許請求の範囲で述べられ
たように、長さが縮小されたゲートを有するＣＭＯ５集
積装置を製造するための方法によって達成される。
この発明の特徴および利点は、添付の図面の非限定的な
例によってのみ示された、好ましいがしかしそれに限ら
ない実施例の説明から明らかになるであろう。
好ましい実施例の説明 この発明に従った方法は、初めに、相補形トランジスタ
を提供するために、半導体材料１の本体またはサブスト
レート内の逆にドープされた領域を得るための従来のス
テップを含む。示された実施例では、Ｐ型導電性を有す
るウェル２およびＮ型導電性を有するウェル３は、従来
の方法によって単結晶シリコンサブストレート内で拡散
される。
次いで、能動区域の規定のステップが実行され、個々の
能動区域を分割する絶縁酸化領域５の形成につながる。
第１図では、り照数字６は、Ｎチャネルトランジスタを
収容するように意図された能動区域を示し、７は、Ｐチ
ャネルトランジスタを収容するように意図された能動区
域を示す。次いで、第１図の参照数字８によって示され
たゲート酸化物層が、半導体材料のウェーハの表面上に
従来の方法によって成長される。したがって、個々のト
ランジスタのゲート領域は、従来の方法によって生成さ
れ、再び多結晶シリコンの層を生成し、ドープしかつ形
作ることによって生成される。第２図に示される構造が
、このようにして得られる。
この図では、参照数字１０は、Ｐウェル２内に収容され
るべきＮチャネルトランジスタのゲート領域を示し、か
つ参照数字１１は、Ｎウェル３内に収容されるべき相補
形Ｐチャネルトランジスタのゲート領域を示す。
この発明に従えば、突接は現象から６ＭＯ８装置の１固
々のトランジスタを保、漁するためのウニ）しを獲得す
るために、次いで、Ｐ型イオン種の少量の注入がサブス
トレート全体の上に行なわれる。
この注入は、矢印１２によって図の中に示され、かつ遮
蔽されないサブストレート領域内での注入されたイオン
の積重ねに結果としてなる。遮蔽された領域は、絶縁５
ならびにゲート領域１０および１１を含む。したがって
、前記イオンは適当な熱処理によって拡散される。その
結果、領域１３はＰ型ウェル２内に形成され、前記領域
はＰ型導電性をもまた有するが、しかしより多量にドー
プされる。領域１４はＮ型ウェル３内に形成され、かつ
前記ウェル３のドーピング剤の濃度は、これらの領域内
で部分的に補償される。こうして、Ｎ−型導電性を有す
る領域１４がウェル３内に形成される。
さらに、この発明に従えば、ＬＤＤ領域を形成するよう
にＮ注入がサブストレート全体上で行なわれる。このス
テップは第４図に示され、ここで、矢印１８は、ウェル
３内のＮ型表面領域１９の形成をもたらし、かつ領域１
４内の同様にＮ型の領域２０の形成をもたらすＮ注入を
示す。
次いでＰ＋接合が注入される。前記接合は、Ｎウェル内
に設けられたＰチャネルトランジスタのソースおよびド
レイン領域を形成するように意図される。このステップ
は、注入されてはならない領域、たとえば、Ｎチャネル
トランジスタを収容するべきサブストレートの区域を覆
うレジストマスク２２を示す第５図に示される。この図
では、矢印２３は、Ｐチャネルトランジスタのソースお
よびドレイン領域２４の形成をもたらすＰ型注入（たと
えばホウ素で実行される）を示す。接合を形成するよう
に注入された高Ｐ＋投与量が、初期に注入されたＮイオ
ンの完全な補償をもたらすので、この図ではＮ型領域２
０はもはや描かれていないことに注目すべきである。こ
の図では、参照数字１４′は領域１４の残余の部分をさ
らに示す。
こうして、この部分１４′は、Ｐチャネルトランジスタ
のソースおよびドレイン領域２４を完全に取囲むウェル
を実際に含む。Ｎウェル３のドーピング剤の濃度は、前
記ウェル内で部分的に補償され、したがって、Ｐチャネ
ルトランジスタ内の最大電界ピークの強度を減少させ、
かつそのブレークダウン電圧の値を上昇させる。
次いでこの発明に従えば、Ｎチャネルトランジスタのた
めの参照数字２７およびＰチャネルトランジスタのため
の参照数字２８によって示されるように、かつ第６図に
示されるように、マスク２２を除去した後で、酸化シリ
コンスペーサ構造は、従来の態様でゲート領域の側部に
提供される。したがって、サブストレートの表面はＮ＋
接合を注入するように再びマスクされる。次いで、第６
図の参照数字２９によって示されるレジストマスクは従
来の態様で生成され、かつ（注入から）遮蔽されるべき
領域および特にＰチャネルトランジスタを含む領域を覆
う。次いで、矢印３０によって第６図に示されるように
、Ｎ＋注入が行なわれる。
この注入は、スペーサ構造２７の側部へのＮ＋型領領域
３１生じることになる。前記領域３１は、Ｎチャネルト
ランジスタのソースおよびドレイン領域を含み、Ｎチャ
ネルトランジスタのソースおよびドレイン領域を完全に
取囲む、参照数字１３′によって第６図に示されたウェ
ルをこのようにして含む領域１３内に十分に延在する。
スペーサ２７の存在のために、ＬＤＤ注入の部分１９′
はソースおよびドレイン領域３１の側部に残るが、しか
しウェル１３′内になお含まれたままである。
したがって・Ｎチャネルトランジスタは、ソースおよび
ドレイン領域を取囲むＰ型ウェルを有し、かつＮトラン
ジスタ内に突抜は現象からの保護をもたらし、残余の領
域１９′は、従来のＬＤＤ方法に従ってＮチャネルトラ
ンジスタのブレークダウン電圧が増加するのを可能にす
る。
ＣＭＯ５技術で集積回路を製造するためのさらに他の最
終のステップを伴なって、この方法は接点および相互接
続ラインを形成することによって従来の態様で終了する
。
前述の説明から理解され得るように、この発明は意図さ
れた目的を十分に達成する。事実、Ｎチャネルトランジ
スタのＮ＋接合を取囲むＰ型ウェルを設けることによっ
て、突抜は現象からの保護がもたらされ、Ｐチャネルト
ランジスタのソースおよびドレイン領域を取囲むウェル
１４′内のドーピング剤の濃度の部分的な補償は、この
型のトランジスタをブレークダウンから保護する。第３
図に示されるように、付加的なマスクを使用することな
く、サブストレート全体上の少量のＰ注入によって、こ
れらの領域が獲得されることに注目しなければならない
。特に、保護領域を設けるために、注入されたドーピン
グ剤Ｐの投与量および次に続く熱処理方法を選ぶことが
必要であり、ＮチャネルトランジスタのＮ＋接合の全体
を取囲むウェル１３′を設けるために、Ｐ＋接合のまわ
りのほとんどドープされないＰ領域を導入することなく
、Ｎウェルまたはドレイン３のドーピングを単に部分的
に補償するのに、注入された投与量が十分に低いことを
同時に保証し、したがってより大きい抵抗を有する領域
の形成を避けるという事実が強調される。たとえば、本
件出願人により研究された方法に従えば、１時間９００
℃の熱処理方法によって引きつがれる１００ＫｅＶでの
およそｌＸ１０１２の注入投与量をホウ素での少量のＰ
注入に与えることによって、またしたがって、Ｎチャネ
ルトランジスタ内にＬＤＤ領域を設けることによって、
ブレークダウン電圧のおよそ１゜５ｖの増加が、１．０
μｍの長さのゲートを有するＰチャネルトランジスタ内
で達成され、突抜は現象に対するその抵抗のいかなる著
しい悪化もない。
この示された状態で、従来のＣＭＯＳ方法に関連して付
加的なマスクを使用することなく、ＬＤＤ領域をＮチャ
ネルトランジスタの上のみに設けることが可能であり、
開口の低移動度に起因して、減少された利得を既に有す
るこれらのトランジスタ上にさらに他の直列抵抗を導入
することなく、Ｎウェル３のドーピング剤を補償するこ
とによって、Ｐチャネルトランジスタのブレークダウン
電圧は制御されることができることに特に注目されてき
た。Ｐチャネルトランジスタ内に注入されたＬＤＤのＮ
投与量は、接合を形成するように注入された高Ｐ＋投与
量によって完全に補償されることにさらに注目されねば
ならない。
Ｐチャネルトランジスタ上でＬＤＤ領域を使用すること
によって、かつＮチャネルトランジスタ内では、前記Ｎ
チャネルトランジスタを収容する領域のドーピング剤の
部分的な補償をウェルにもたらすことによって、ブレー
クダウン電圧を増加させるように、当然この方法は鏡対
称的な態様で実行されてもよい。上述の事柄を実現する
ためには、ウェル３内のＮ＋ドープされた領域、および
ウェル２内のＰドーピング剤の部分的な補償を有する領
域を発生するように、第３図に示されたＰ注大の代わり
に、少量のＮ注入を初めに実行することが十分であると
される。次いで第４図のＮ注大の代わりに、Ｐ注入が、
ＰチャネルトランジスタをＬＤＤ領域に設けるように実
行される。次いてこの鏡対称方法は、第５図に示される
シーケンス、すなわち、初めに、Ｎチャネルトランジス
タのゲート領域の）黄に前記トランジスタのＮソースお
よびドレイン領域の注入を行ない、かつ次いで、スペー
サ構造を提供した後で、ＬＤＤ領域があまりドープされ
ない状態を保つために、絶縁とスペーサ構造との間に含
まれた領域内てＰチャネルトランジスタのＰ＋ソースお
よびドレイン領域の注入を行なうことに関連して、逆の
順序でＰ＋およびＮ＋接合の注入を提供する。
この方法のこの型では、突抜は現象に対するその抵抗の
いかなる著しい悪化もなく、したがって、従来の方法を
使用して製造されることができる１０−１２ボルトの値
に関して１０％の改良を獲得する、０．　８ミクロンの
長さのゲートを有するＮチャネルトランジスタにおいて
、接合のブレークダウン電圧のおよそ１ボルトの増加が
注目されてきた。この場合、第３図に示されたステップ
において注入されたリン投与量は、１２０ＫｅＶでおよ
そ１ｘｌＯ”　ｃｍ−２であり、Ｐチャネルトランジス
タのＰ十接合上に光幅型の非突接はウェルを生じる。
理解され得るように、こうしてこの発明は、従来の方法
に関して付加的なマスキングステップを必要とすること
なく、またしたがって実質的に比較し得る製造価格で、
電気的特性の著しい改良を可能にする。さらに、ソース
およびドレイン領域に直列に抵抗が存在するため、電気
的特性の悪化は、２個のトランジスタのたった１個のみ
に制限され、したがって公知のＬＤＤ方法に関して改良
を獲得する。
こうして考えられたこの発明は、すべてこの発明の概念
の範囲内で、多くの修正および変形が可能である。特に
、述べられた実施例は、両方とも０ＭＯ３装置のそれぞ
れのトランジスタを収容する２つのドレインまたはウェ
ル、Ｐ型のものおよびＮ型のものを有する構造に適用さ
れるが、同じ方法がＮウェルまたはＰウェルの構造にも
適用されるという事実が強調される。ゲートの厚さが、
突接は現象保護領域を形成するイオン注入の自己整列を
可能にするならば、能動区域を規定するための方法およ
び絶縁を製造するための方法にもかかわらず、かつゲー
ト領域（特に多結晶シリコンおよびケイ素化合物から製
造され、または多結晶シリコンおよびケイ素化合物を重
畳するなどによって製造されたゲートに関する）を設け
るのに使用された材料にもかかわらず、上述の方法はさ
らにＣＭＯＳ装置の製造に適用されることができる。
さらにこの方法は、スペーサ構造が提供される材料から
独立している。
さらに、この詳細のすべてが他の技術的に同等のものと
置換えられてもよい。
【図面の簡単な説明】
第１図ないし第６図は、この発明に従った方法の異なっ
た連続的なステップを示す、シリコンウェーハを介して
描かれた横断面図である。 図において、１は半導体材料の本体、２は第１の領域、
３は第２の領域、６，７は能動区域、８は絶縁層、１０
．１１はゲート領域、１２はドープする不純物、１３は
第１のウェル、１４は第２のウェル、１８はさらに他の
ドープする不純物、１９はあまりドープされない領域、
２３はドープする不純物、２４．３１はソースおよびド
レイン領域、２７はスペーサ構造、３０はドープする不
純物である。

Claims (1)

  1. 【特許請求の範囲】 （１）長さが縮小されたゲートを有するＣＭＯＳ集積装
    置を製造するための方法であって、より大きな表面を有
    し、かつ第１の型のチャネルを有する第１のＭＯＳトラ
    ンジスタを製造するように、ドープする不純物の第１の
    レベルを有する、第１の導電型を有する少なくとも１つ
    の第１の領域（２）、および第１のトランジスタと相補
    の第２のＭＯＳトランジスタを提供するように、ドープ
    する不純物の第２のレベルを有する、第１のものと逆の
    第２の導電型を有する第２の領域（３）を規定する半導
    体材料の本体（１）内に限界を定めるステップと、 前記第１の領域（２）および前記第２の領域（３）内に
    前記ＭＯＳトランジスタを収容するように意図された能
    動区域（６、７）を規定するステップと、 前記より大きな表面上に絶縁層（８）を成長させるステ
    ップと、 前記能動領域（６、７）の前記絶縁層（８）上の半導体
    材料内にゲート領域（１０、１１）を選択的に形成する
    ステップと、 前記第１の領域（２）内に第１のトランジスタのための
    前記第２の導電型を有するソースおよびドレイン領域（
    ３１）、ならびに半導体材料の本体（１）の前記第２の
    領域（３）内に第２のトランジスタのための前記第１の
    導電型を有するソースおよびドレイン領域（２４）を選
    択的に形成するステップと、 接点および相互接続ラインを規定するステップとを含み
    、さらに、 ゲート領域を選択的に形成する前記ステップの後で、ド
    ープする不純物（１２）を導入する第１のステップが半
    導体材料の前記本体のより大きな表面全体上で実行され
    、前記ドープする不純物（１２）が、前記第１の領域（
    ２）内の前記第１のトランジスタのソースおよびドレイ
    ン領域（３１）の周囲に前記第１の導電型を有する第１
    のウェルを設けるように、かつ前記第２の領域（３）内
    の前記第２のトランジスタのソースおよびドレイン領域
    （２４）の周囲に前記第２の導電型を有する第２のウェ
    ル（１４）を設けるように、前記第１の導電型を与える
    ように適合され、前記第１のウェル（１３）は前記第１
    のレベルよりも高いドープする不純物のレベルを有し、
    かつ前記第２のウェル（１４）は前記第２のレベルより
    も低いドープする不純物のレベルを有することを特徴と
    する方法。 （２）ドープする不純物（１２）を導入する前記第１の
    ステップの後で、さらに他のドープする不純物を少量に
    導入する第２のステップ（１８）が、半導体材料の前記
    本体（１）の表面全体上で実行され、前記第１の領域（
    ２）内の前記第１のトランジスタの前記ドレインおよび
    ソース領域（３１）に隣接した前記第２の導電型を有す
    るあまりドープされない領域（１９）を設けるように、
    前記ドープする不純物が前記第２の導電型を与えるよう
    に適合されることを特徴とする、請求項１に記載の方法
    。 （３）ソースおよびドレイン領域（２４、３１）を選択
    的に形成する前記ステップが、前記第２のトランジスタ
    のゲート領域（１１）の横に、前記第１の導電型を前記
    第２の領域（３）に与えるように適合されたドープする
    不純物（２３）の選択的な導入と、前記第１のトランジ
    スタのゲート領域（１０）の横への絶縁材料のスペーサ
    構造（２７）の提供と、前記第１のトランジスタの前記
    ゲート領域（１０）および前記スペーサ構造（２７）の
    横への、前記第２の導電型を前記第１の領域（２）に与
    えるように適合されたドープする不純物（３０）の選択
    的な導入とを含むことを特徴とする、請求項２に記載の
    方法。 （４）前記第１の導電型を有する前記区域 （６）、領域（１０、３１）およびウェル（１３）はＰ
    型であり、前記第２の導電型を有する前記区域（７）、
    領域（１１、２４）およびウェル（１４）はＮ型であり
    、前記第１のＭＯＳトランジスタは、少量にドープされ
    たドレイン領域（３１）を有するＮチャネル型であり、
    かつ前記第２のＭＯＳトランジスタはＰチャネル型であ
    ることを特徴とする、請求項１に記載の方法。 （５）前記第１の導電型を有する前記区域 （６）、領域（３１、１０）およびウェル（１３）はＮ
    型であり、前記第２の導電型を有する前記区域（７）、
    領域（２４、１１）およびウェル（１４）はＰ型であり
    、前記第１のＭＯＳトランジスタは少量にドープされた
    ドレイン領域（３１）を有するＰチャネル型であり、か
    つ前記第２のＭＯＳトランジスタはＮチャネル型である
    ことを特徴とする、請求項３に記載の方法。 （６）より大きな表面を有し、かつドープする不純物の
    第１のレベルを有し、かつ第１のチャネルの型を有する
    第１のＭＯＳトランジスタのソースおよびドレイン領域
    （３１）を収容する、第１の導電型を有する少なくとも
    １つの第１の領域（２）を規定する半導体材料内の本体
    （１）を含み、前記ソースおよびドレイン領域は前記第
    １の導電型と逆の第２の導電型を有し、さらに、ドープ
    する不純物の第２のレベルを有し、かつ第１のものと相
    補の第２のＭＯＳトランジスタの前記第１の導電型を有
    するソースおよびドレイン領域を収容する、第２の導電
    型を有する第２の領域（３）を含み、それは、前記第１
    の領域（２）内の前記第１のトランジスタの前記ソース
    およびドレイン領域（３１）を取囲む第１の導電型を有
    する第１のウェル（１３）と、前記第２の領域（３）内
    で前記トランジスタの前記ソースおよびドレイン領域（
    ２４）を取囲む前記第２の導電型を有する第２のウェル
    （１４）とを含み、前記第１のウェル（１３）ほ前記第
    １のレベルよりも高いドーピングのレベルを有し、かつ
    前記第２のウェル（１４）は前記第２のレベルよりも低
    いドープする不純物のレベルを含むことを特徴とする、
    長さが縮小されたチャネルを有するＣＭＯＳ装置。
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