JPH0226791B2 - - Google Patents
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- JPH0226791B2 JPH0226791B2 JP58129353A JP12935383A JPH0226791B2 JP H0226791 B2 JPH0226791 B2 JP H0226791B2 JP 58129353 A JP58129353 A JP 58129353A JP 12935383 A JP12935383 A JP 12935383A JP H0226791 B2 JPH0226791 B2 JP H0226791B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- layer
- semiconductor
- gate electrode
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、制御電極を有する半導体装置、特に
制御電極の間隙を流れる電流を制御電極に印加す
る電気信号によつて制御する薄膜半導体装置の制
御性能を向上させるための構造に関する。
制御電極の間隙を流れる電流を制御電極に印加す
る電気信号によつて制御する薄膜半導体装置の制
御性能を向上させるための構造に関する。
従来、半導体中に埋め込まれた制御電極の間隙
を流れる電流を制御電極に加えた電気信号によつ
て制御する半導体装置は何種類か提案されてい
る。第１図はその代表的な断面構造を示したもの
であり、ソース電極１から半導体２中に流れ込
み、ドレイン電極３から流出する電流を、半導体
２中に埋めこまれたゲート電極４によつて制御す
るものである。この場合、ゲート電極４の作用を
効果的にするためにはソース電極１とドレイン電
極２の間隔ｌに比べて、ゲート電極４に形成され
た間隙の幅ｄが同程度以下であることが必要であ
る。このような装置を実現するためには、例え
ば、ドレイン電極膜、半導体膜、ゲート電極膜、
半導体膜、ソース電極膜を順次に形成してゆき、
その途中でゲート電極膜に細隙を形成するという
ような方法がとられる。ゲート電極膜に細隙を形
成してゲート電極４とするための加工は、通常フ
オトリングラフイ、電子線リソグラフイなどの微
細加工技術が用いられる。このようなリソグラフ
イ技術の精度は500nｍ〜1μｍが現状では限界で
あり、これよりも高精度の加工を実現するために
はＸ線リソグラフイなどの高度の加工技術を用い
なくてはならない。これに対し、半導体膜や電極
膜を形成する精度は分子線エピタキシー技術など
の利用により〜1nｍ程度あるいはそれ以下の制
御も可能になつている。したがつて半導体装置を
高速で動作させるためにソース電極１とドレイン
電極３との間隔ｌを10nｍ程度にまで短縮するこ
とは可能であるが、ゲート電極４の細隙ｄを十分
狭くすることができないために、ゲート電極４の
電流制御効果を発揮できず、実用的な半導体装置
とはなり得ない欠点があつた。
を流れる電流を制御電極に加えた電気信号によつ
て制御する半導体装置は何種類か提案されてい
る。第１図はその代表的な断面構造を示したもの
であり、ソース電極１から半導体２中に流れ込
み、ドレイン電極３から流出する電流を、半導体
２中に埋めこまれたゲート電極４によつて制御す
るものである。この場合、ゲート電極４の作用を
効果的にするためにはソース電極１とドレイン電
極２の間隔ｌに比べて、ゲート電極４に形成され
た間隙の幅ｄが同程度以下であることが必要であ
る。このような装置を実現するためには、例え
ば、ドレイン電極膜、半導体膜、ゲート電極膜、
半導体膜、ソース電極膜を順次に形成してゆき、
その途中でゲート電極膜に細隙を形成するという
ような方法がとられる。ゲート電極膜に細隙を形
成してゲート電極４とするための加工は、通常フ
オトリングラフイ、電子線リソグラフイなどの微
細加工技術が用いられる。このようなリソグラフ
イ技術の精度は500nｍ〜1μｍが現状では限界で
あり、これよりも高精度の加工を実現するために
はＸ線リソグラフイなどの高度の加工技術を用い
なくてはならない。これに対し、半導体膜や電極
膜を形成する精度は分子線エピタキシー技術など
の利用により〜1nｍ程度あるいはそれ以下の制
御も可能になつている。したがつて半導体装置を
高速で動作させるためにソース電極１とドレイン
電極３との間隔ｌを10nｍ程度にまで短縮するこ
とは可能であるが、ゲート電極４の細隙ｄを十分
狭くすることができないために、ゲート電極４の
電流制御効果を発揮できず、実用的な半導体装置
とはなり得ない欠点があつた。
本発明の目的は、上記の欠点をなくし、ソース
電極１とドレイン電極３との間隔ｌをゲート電極
４の細隙の幅ｄにくらべて、はるかに小さくして
も十分な制御効果が得られ、したがつて高度のリ
ソグラフイ技術を用いることなく、きわめて高速
の動作が可能な半導体装置を提供することにあ
る。
電極１とドレイン電極３との間隔ｌをゲート電極
４の細隙の幅ｄにくらべて、はるかに小さくして
も十分な制御効果が得られ、したがつて高度のリ
ソグラフイ技術を用いることなく、きわめて高速
の動作が可能な半導体装置を提供することにあ
る。
上記目的を達成するため、本発明の薄膜半導体
装置は、対向して形成されたソース電極およびド
レイン電極と、上記ソース電極およびドレイン電
極間に形成された半導体薄膜と、上記半導体とシ
ヨツトキー接合する材料からなり、上記半導体層
中に埋め込まれて形成され、かつ細隙からなる電
流通路を有する薄膜ゲート電極とを有し、上記細
隙の幅は上記ソース電極とドレイン電極との間隔
の１ないし100倍の幅を有し、上記薄膜ゲート電
極に加える電気信号によつて上記薄膜ゲート電極
面にほぼ垂直な方向に流れる電流の大きさを制御
する薄膜半導体装置であつて、上記細隙に上記電
流の方向とほぼ垂直な方向に延在しかつキヤリア
の平均自由行程よりも短い厚さの高導電率薄層を
有し、上記電流の大部分が上記高導電率薄層を透
過して流れることを特徴とする。第２図は本発明
の原理を示す図である。この薄層５はゲート電極
４と電気的に接続されていてもよいが、本発明の
目的を達成するためには、必らずしもこの薄層が
ゲート電極と電気的に接続されていることを必要
としない。ソース電極１とドレイン電極３とは通
常Al、Mo、Ｗ、Niなどの金属で形成されるがこ
れらの電極と半導体母体２とはオーミツク接触を
するために、電極と半導体との界面は高度にドー
プされたn+層あるいはp+層であることが望まし
い。本発明においてはこれらの高導電層をもソー
スあるいはドレイン電極の一部とみなす。また、
金属と半導体との界面は金属と半導体との反応に
よつて、半導体がシリコンである場合には金属シ
リサイド等の高導電率の物質が形成されているの
が通例である。したがつて、ソース電極１とドレ
イン電極３は必ずしも金属である必要はなく、高
導電率の非金属物質あるいはこれらと金属との複
合膜であつても本発明の要件を満すことはいうま
でもない。
装置は、対向して形成されたソース電極およびド
レイン電極と、上記ソース電極およびドレイン電
極間に形成された半導体薄膜と、上記半導体とシ
ヨツトキー接合する材料からなり、上記半導体層
中に埋め込まれて形成され、かつ細隙からなる電
流通路を有する薄膜ゲート電極とを有し、上記細
隙の幅は上記ソース電極とドレイン電極との間隔
の１ないし100倍の幅を有し、上記薄膜ゲート電
極に加える電気信号によつて上記薄膜ゲート電極
面にほぼ垂直な方向に流れる電流の大きさを制御
する薄膜半導体装置であつて、上記細隙に上記電
流の方向とほぼ垂直な方向に延在しかつキヤリア
の平均自由行程よりも短い厚さの高導電率薄層を
有し、上記電流の大部分が上記高導電率薄層を透
過して流れることを特徴とする。第２図は本発明
の原理を示す図である。この薄層５はゲート電極
４と電気的に接続されていてもよいが、本発明の
目的を達成するためには、必らずしもこの薄層が
ゲート電極と電気的に接続されていることを必要
としない。ソース電極１とドレイン電極３とは通
常Al、Mo、Ｗ、Niなどの金属で形成されるがこ
れらの電極と半導体母体２とはオーミツク接触を
するために、電極と半導体との界面は高度にドー
プされたn+層あるいはp+層であることが望まし
い。本発明においてはこれらの高導電層をもソー
スあるいはドレイン電極の一部とみなす。また、
金属と半導体との界面は金属と半導体との反応に
よつて、半導体がシリコンである場合には金属シ
リサイド等の高導電率の物質が形成されているの
が通例である。したがつて、ソース電極１とドレ
イン電極３は必ずしも金属である必要はなく、高
導電率の非金属物質あるいはこれらと金属との複
合膜であつても本発明の要件を満すことはいうま
でもない。
半導体２の中は電子または正孔ができる限り高
速で走行することが望ましい。したがつてこの半
導体中には不純物散乱によつてキヤリア移動度を
低下させるような不純物ができるだけ少ないこと
が望ましい。それゆえ半導体２はドナーやアクセ
プタとなる不純物をほとんど含まない真性半導体
であるか、あるいはこれらの不純物をわずかに含
んだ真性に近いｎ型またはｐ型半導体であること
が望ましい。そのためソース・ドレイン間の電流
は、主としてソース電極１あるいはドレイン電極
３から半導体２中に注入された過剰キヤリアによ
つて運ばれることになる。
速で走行することが望ましい。したがつてこの半
導体中には不純物散乱によつてキヤリア移動度を
低下させるような不純物ができるだけ少ないこと
が望ましい。それゆえ半導体２はドナーやアクセ
プタとなる不純物をほとんど含まない真性半導体
であるか、あるいはこれらの不純物をわずかに含
んだ真性に近いｎ型またはｐ型半導体であること
が望ましい。そのためソース・ドレイン間の電流
は、主としてソース電極１あるいはドレイン電極
３から半導体２中に注入された過剰キヤリアによ
つて運ばれることになる。
ゲート電極４はソース電極１とドレイン電極３
との中間に位置し、そこに形成された細隙を流れ
る電流の大きさを制御する。ここで重要なことは
ソース電極１とドレイン電極３との間に流れる電
流の大部分が、ゲート電極４に流れこむことな
く、ゲート電極４に形成された細隙を通過して流
れることが必要であるということである。そのた
めにゲート電極４の材料としては、半導体２とシ
ヨツトキー接合を形成する材料、例えばＷ合金や
Al等の金属材料を用いる。より好ましくは、ゲ
ート電極４を絶縁物などの高抵抗物質ではさみゲ
ート電極４とソース電極１、あるいはゲート電極
４とドレイン電極３との間に、直接に電流が流れ
ることを極力防止する方法が有効である。また装
置を動作させるための電圧印加関係としては、上
記接合を逆バイアスするようにゲート電圧を設定
し、ゲート電極４を半導体２からキヤリアが流入
したり、あるいは逆にゲート電極４から半導体２
へキヤリアが流出したりすることを防ぐ。
との中間に位置し、そこに形成された細隙を流れ
る電流の大きさを制御する。ここで重要なことは
ソース電極１とドレイン電極３との間に流れる電
流の大部分が、ゲート電極４に流れこむことな
く、ゲート電極４に形成された細隙を通過して流
れることが必要であるということである。そのた
めにゲート電極４の材料としては、半導体２とシ
ヨツトキー接合を形成する材料、例えばＷ合金や
Al等の金属材料を用いる。より好ましくは、ゲ
ート電極４を絶縁物などの高抵抗物質ではさみゲ
ート電極４とソース電極１、あるいはゲート電極
４とドレイン電極３との間に、直接に電流が流れ
ることを極力防止する方法が有効である。また装
置を動作させるための電圧印加関係としては、上
記接合を逆バイアスするようにゲート電圧を設定
し、ゲート電極４を半導体２からキヤリアが流入
したり、あるいは逆にゲート電極４から半導体２
へキヤリアが流出したりすることを防ぐ。
また、本発明の構造の素子において比較的大電
流を流したい場合には一対のソース・ドレイン電
極に対して、複数の細隙を有するゲート電極を用
いることもできる。
流を流したい場合には一対のソース・ドレイン電
極に対して、複数の細隙を有するゲート電極を用
いることもできる。
本発明で導入された、導電層５もやはり、他の
電極と同じく、金属膜あるいは高導電率の非金属
物質またはこれらの複合体のいずれによつて形成
されてもよいが、ソース・ドレイン間の電流の大
部分がこの層５を通過できる程度に薄いことが必
要である。この層５の役割は、層５内の電位差を
減少させ、ゲート電極４の電位を実効的にゲート
電極に形成された細隙の中央部付近にまで伝達す
るものであり、この層５とゲート電極４とが電気
的に接続されていればこの効果は大であるが、し
かし必ずしも接続されなくても有効である。従
来、実用化されているかあるいは提案されてい
る、バイポーラトランジスタあるいはメタルベー
ストランジスタのベース領域は本発明の導電薄層
５と類似の効果をもつており、ベース領域内での
電位差減少させる作用を有する。
電極と同じく、金属膜あるいは高導電率の非金属
物質またはこれらの複合体のいずれによつて形成
されてもよいが、ソース・ドレイン間の電流の大
部分がこの層５を通過できる程度に薄いことが必
要である。この層５の役割は、層５内の電位差を
減少させ、ゲート電極４の電位を実効的にゲート
電極に形成された細隙の中央部付近にまで伝達す
るものであり、この層５とゲート電極４とが電気
的に接続されていればこの効果は大であるが、し
かし必ずしも接続されなくても有効である。従
来、実用化されているかあるいは提案されてい
る、バイポーラトランジスタあるいはメタルベー
ストランジスタのベース領域は本発明の導電薄層
５と類似の効果をもつており、ベース領域内での
電位差減少させる作用を有する。
第３図ａはnpn型のバイポーラトランジスタ、
ｂはメタルベーストランジスタのそれぞれ断面構
造である。バイポーラトランジスタにおいて６は
エミツタ電極、７，９はｎ層、８はｐ型ベース
層、１０はコレクタ電極である。また、メタルベ
ーストランジスタにおいて１１はエミツタ電極、
１２，１４はｎ型半導体層、１３は金属ベース
層、１５はコレクタ電極である。しかしながらこ
れらのトランジスタにおいては、本発明の半導体
装置とは異なり、高周波特性を向上させるために
ベース８あるいは１３の幅を減少させる、つまり
ベース層を薄くするとベース抵抗が増大し、エミ
ツタ・ベース間の容量の充電時間が長くなり、高
周波特性が逆に劣化するという問題があつた。本
発明のトランジスタは、これらの従来型トランジ
スタとは異つた動作原理によるものであり本質的
には電界効果トランジスタであつて、高周波特性
をきめるものはゲート電極４の直列抵抗と、ソー
ス・ゲート間容量とできまる時定数である。した
がつて、ゲート電極の直列抵抗を減少させるなど
の方法でこの時定数を減少させることによつて高
周波特性を向上させることが可能である。高周波
特性におよぼす導電層５の役割は、バイポーラト
ランジスタやメタルベーストランジスタのベース
８あるいは１３の役割とは異なつており、このこ
とはもしもこの導電層５がなかつた場合つまり導
電層５の比抵抗がその周囲の真性半導体層２と同
程度になつた場合には第２図のトランジスタは第
１図に示した従来の埋め込みゲート型トランジス
タと同じものになることから明らかである。これ
に対し、ベース領域８あるいは１３をなくしたバ
イポーラトランジスタあるいはメタルベーストラ
ンジスタは、もはや半導体能動素子としての機能
を有しないことも明らかである。
ｂはメタルベーストランジスタのそれぞれ断面構
造である。バイポーラトランジスタにおいて６は
エミツタ電極、７，９はｎ層、８はｐ型ベース
層、１０はコレクタ電極である。また、メタルベ
ーストランジスタにおいて１１はエミツタ電極、
１２，１４はｎ型半導体層、１３は金属ベース
層、１５はコレクタ電極である。しかしながらこ
れらのトランジスタにおいては、本発明の半導体
装置とは異なり、高周波特性を向上させるために
ベース８あるいは１３の幅を減少させる、つまり
ベース層を薄くするとベース抵抗が増大し、エミ
ツタ・ベース間の容量の充電時間が長くなり、高
周波特性が逆に劣化するという問題があつた。本
発明のトランジスタは、これらの従来型トランジ
スタとは異つた動作原理によるものであり本質的
には電界効果トランジスタであつて、高周波特性
をきめるものはゲート電極４の直列抵抗と、ソー
ス・ゲート間容量とできまる時定数である。した
がつて、ゲート電極の直列抵抗を減少させるなど
の方法でこの時定数を減少させることによつて高
周波特性を向上させることが可能である。高周波
特性におよぼす導電層５の役割は、バイポーラト
ランジスタやメタルベーストランジスタのベース
８あるいは１３の役割とは異なつており、このこ
とはもしもこの導電層５がなかつた場合つまり導
電層５の比抵抗がその周囲の真性半導体層２と同
程度になつた場合には第２図のトランジスタは第
１図に示した従来の埋め込みゲート型トランジス
タと同じものになることから明らかである。これ
に対し、ベース領域８あるいは１３をなくしたバ
イポーラトランジスタあるいはメタルベーストラ
ンジスタは、もはや半導体能動素子としての機能
を有しないことも明らかである。
導電層５の存在が意味をもつ周波数帯域の上限
は、この層の誘電緩和時間できまる時定数で決定
される。したがつて、導電層５の厚みには関係な
く、こ層の誘電率と導電率のみで動作周波数の上
限がきまることになる。このことも、バイポーラ
トランジスタやメタルベーストランジスタとの大
きな違いであり、導電層５の厚みはこの素子の動
作帯域とは無関係に選ぶことができる。導電層５
の中でキヤリアの散乱が起るとソース・ドレイン
間の実効的なキヤリア走行時間が長くなるので、
導電層５の厚みはキヤリアの平均自由行程よりも
短く選んだ方が高速動作のためには好都合であ
る。
は、この層の誘電緩和時間できまる時定数で決定
される。したがつて、導電層５の厚みには関係な
く、こ層の誘電率と導電率のみで動作周波数の上
限がきまることになる。このことも、バイポーラ
トランジスタやメタルベーストランジスタとの大
きな違いであり、導電層５の厚みはこの素子の動
作帯域とは無関係に選ぶことができる。導電層５
の中でキヤリアの散乱が起るとソース・ドレイン
間の実効的なキヤリア走行時間が長くなるので、
導電層５の厚みはキヤリアの平均自由行程よりも
短く選んだ方が高速動作のためには好都合であ
る。
以上の説明のように、導電層５は半導体２の中
における等電位面を形成するものであつて、ゲー
ト電極４の電位変化を半導体２中に有効に伝達す
る働きを有するが、前述したように、この層５と
ゲート電極とは必らずしも電気的に接続されてい
なくても、単に近傍に存在するだけで有効な効果
を示す。また導電層５は、単一の層である必要は
なく、複数個の独立な層から成るものであつても
よい。
における等電位面を形成するものであつて、ゲー
ト電極４の電位変化を半導体２中に有効に伝達す
る働きを有するが、前述したように、この層５と
ゲート電極とは必らずしも電気的に接続されてい
なくても、単に近傍に存在するだけで有効な効果
を示す。また導電層５は、単一の層である必要は
なく、複数個の独立な層から成るものであつても
よい。
本発明において用いられる半導体２はシリコ
ン、ゲルマニウムの他、GaAs、GaxAl1-xAs、
GaP、InPなどの−族半導体、CdS、CdSe、
ZnTeなどの−族半導体のいずれでもよく、
また、これらの半導体の単結晶のみならず、多結
晶やアモルフアス状態であつてもよい。電極部お
よび界面の高濃度ドープ部を除いた半導体の厚み
すなわちソース・ドレイン間隔は10nｍ〜10μｍ
程度が望ましく、導電層５の厚みは1nｍ〜1μｍ
であることが望ましい。ゲート電極４の細隙の幅
は本来はソース・ドレイン間隔と同程度であるこ
とが望ましいが、導電層５の存在によつて、第４
図に示すようにソース・ドレイン間隔の100倍程
度までは制御効果が認められる。したがつて、ゲ
ート電極４の細隙の幅はソース・ドレイン間隔の
１倍〜100倍であることが望ましい。ゲート電極
４は、導電層５よりも低い抵抗を有し、厚みは
1nｍ〜10μｍであつて通常は導電層５よりも大な
る厚みを有する。
ン、ゲルマニウムの他、GaAs、GaxAl1-xAs、
GaP、InPなどの−族半導体、CdS、CdSe、
ZnTeなどの−族半導体のいずれでもよく、
また、これらの半導体の単結晶のみならず、多結
晶やアモルフアス状態であつてもよい。電極部お
よび界面の高濃度ドープ部を除いた半導体の厚み
すなわちソース・ドレイン間隔は10nｍ〜10μｍ
程度が望ましく、導電層５の厚みは1nｍ〜1μｍ
であることが望ましい。ゲート電極４の細隙の幅
は本来はソース・ドレイン間隔と同程度であるこ
とが望ましいが、導電層５の存在によつて、第４
図に示すようにソース・ドレイン間隔の100倍程
度までは制御効果が認められる。したがつて、ゲ
ート電極４の細隙の幅はソース・ドレイン間隔の
１倍〜100倍であることが望ましい。ゲート電極
４は、導電層５よりも低い抵抗を有し、厚みは
1nｍ〜10μｍであつて通常は導電層５よりも大な
る厚みを有する。
以下に本発明を実施例を用いて説明する。
実施例 １
第５図のように、半絶縁性GaAs基板１６上に
Ｓをドープしたキヤリア濃度1018cm-3のn+−
GaAs層１７を1μｍ、キヤリア濃度1016cm-3のｎ
−GaAs層１８を0.3μｍ形成する。その上にｎ−
GaAsとシヨツトキー接合を形成するような金
属、たとえばＷ合金のストライプ状電極１９をリ
ソグラフイ技術を用いて形成する。電極の厚みは
0.2μｍ、ストライプの間隔は1μｍである。その後
このストライプ状電極１９を包むようにZnをド
ープしたキヤリア濃度1018cm-3のp+GaAs層２０
を0.1μｍ、キヤリア濃度1016cm-3のｎ−GaAs層
２１を0.3μｍ、キヤリア濃度1018cm-3のn+−
GaAs層２２を0.2μｍ形成し、最上部にAu−Ge
合金でオーミツク電極２３を形成する。ストライ
プ状電極１９とp+−GaAs層２０は電気的に接続
されている。GaAs各層の成長は、相互の不純物
の熱拡散を防ぐため、基板温度600℃前後の比較
的低い温度で分子線エピタキシー法により形成す
る。このような構造の素子はn+−GaAs層１７を
ドレイン、n+GaAs層２２をソース、ストライプ
状電極１９をゲートとした縦構造の電界効果トラ
ンジスタとして動作する。この場合ソース・ドレ
イン間隔はｎ−GaAs層１８、p+−GaAs層２０、
ｎ−Ga−As層２１の厚みの和である0.7μｍであ
る。p+−GaAs層２０はバイポーラトランジスタ
のベースとは異り、ストライプ状ゲート電極１９
の電位をキヤリアの走行するチヤンネル領域に効
果的に伝える働きをする。
Ｓをドープしたキヤリア濃度1018cm-3のn+−
GaAs層１７を1μｍ、キヤリア濃度1016cm-3のｎ
−GaAs層１８を0.3μｍ形成する。その上にｎ−
GaAsとシヨツトキー接合を形成するような金
属、たとえばＷ合金のストライプ状電極１９をリ
ソグラフイ技術を用いて形成する。電極の厚みは
0.2μｍ、ストライプの間隔は1μｍである。その後
このストライプ状電極１９を包むようにZnをド
ープしたキヤリア濃度1018cm-3のp+GaAs層２０
を0.1μｍ、キヤリア濃度1016cm-3のｎ−GaAs層
２１を0.3μｍ、キヤリア濃度1018cm-3のn+−
GaAs層２２を0.2μｍ形成し、最上部にAu−Ge
合金でオーミツク電極２３を形成する。ストライ
プ状電極１９とp+−GaAs層２０は電気的に接続
されている。GaAs各層の成長は、相互の不純物
の熱拡散を防ぐため、基板温度600℃前後の比較
的低い温度で分子線エピタキシー法により形成す
る。このような構造の素子はn+−GaAs層１７を
ドレイン、n+GaAs層２２をソース、ストライプ
状電極１９をゲートとした縦構造の電界効果トラ
ンジスタとして動作する。この場合ソース・ドレ
イン間隔はｎ−GaAs層１８、p+−GaAs層２０、
ｎ−Ga−As層２１の厚みの和である0.7μｍであ
る。p+−GaAs層２０はバイポーラトランジスタ
のベースとは異り、ストライプ状ゲート電極１９
の電位をキヤリアの走行するチヤンネル領域に効
果的に伝える働きをする。
実施例 ２
第６図のようにキヤリア濃度1018cm-3のn+−Si
基板２４上にキヤリア濃度1015cm-3のｎ−Si層２
５を0.3μｍの厚みに形成する。ｎ−Si層２５の表
面をプラズマ酸化などの方法によつて酸化し、絶
縁性のSiO2膜２６を形成する。更にその上に金
属膜２７を形成し、SiO2膜２６および金属膜２
７をリソグラフイによつてストライプ状に加工す
る。ストライプの間隙は1.5μｍであるこのストラ
イプ電極２７を包むようにキヤリア濃度1020cm-3
のp+−Si層２８を0.1μｍの厚さに形成する。その
上にキヤリア濃度1015cm-3のｎ−Si層２９を0.3μ
ｍ、更にその上にキヤリア濃度1018cm-3のn+−Si
層３０を0.1μｍ、金属電極層３１を形成する。こ
の素子においてn+−Si層３０はソース、n+−Si基
板２４はドレイン、金属膜２７はゲートとなる。
ソース・ドレイン間隔は0.7μｍである。ゲート電
極２７に接触している高導電性のp+−Si層２８は
ゲート電位キヤリア走行領域に効果的に伝える働
きをする。
基板２４上にキヤリア濃度1015cm-3のｎ−Si層２
５を0.3μｍの厚みに形成する。ｎ−Si層２５の表
面をプラズマ酸化などの方法によつて酸化し、絶
縁性のSiO2膜２６を形成する。更にその上に金
属膜２７を形成し、SiO2膜２６および金属膜２
７をリソグラフイによつてストライプ状に加工す
る。ストライプの間隙は1.5μｍであるこのストラ
イプ電極２７を包むようにキヤリア濃度1020cm-3
のp+−Si層２８を0.1μｍの厚さに形成する。その
上にキヤリア濃度1015cm-3のｎ−Si層２９を0.3μ
ｍ、更にその上にキヤリア濃度1018cm-3のn+−Si
層３０を0.1μｍ、金属電極層３１を形成する。こ
の素子においてn+−Si層３０はソース、n+−Si基
板２４はドレイン、金属膜２７はゲートとなる。
ソース・ドレイン間隔は0.7μｍである。ゲート電
極２７に接触している高導電性のp+−Si層２８は
ゲート電位キヤリア走行領域に効果的に伝える働
きをする。
実施例 ３
第７図のように石英基板３２上に気相反応法に
よりn+多結晶シリコン膜３３を0.5μｍの厚みに形
成する。その上に非ドープの多結晶シリコン膜３
４を0.3μｍの厚みに形成した後、0.1μｍのAl2O3
膜３５、0.1μｍのAl膜３６、0.1μｍのAl2O3膜３
７の三層構造を作り、リソグラフイによつてこの
三層をストライプ状に加工する。ストライプの間
隙は2μｍである。
よりn+多結晶シリコン膜３３を0.5μｍの厚みに形
成する。その上に非ドープの多結晶シリコン膜３
４を0.3μｍの厚みに形成した後、0.1μｍのAl2O3
膜３５、0.1μｍのAl膜３６、0.1μｍのAl2O3膜３
７の三層構造を作り、リソグラフイによつてこの
三層をストライプ状に加工する。ストライプの間
隙は2μｍである。
このストライプを包むように20μｍの厚みのSb
膜３８を形成し、その上に非ドープの多結晶シリ
コン膜３９を0.3μｍ、n+多結晶シリコン膜４０を
0.1μｍ、Al電極４１を順次に重ねて形成する。こ
の素子のソース・ドレイン間隔は0.6μｍであり、
Sb膜３８は必ずしもゲート電極３６と接触して
いないが、Sbはシリコン中でドナーとして働き、
高伝導度の薄層を形成するので、ゲート電極３６
の電位が効果的に電流の通路に伝達されることに
なる。
膜３８を形成し、その上に非ドープの多結晶シリ
コン膜３９を0.3μｍ、n+多結晶シリコン膜４０を
0.1μｍ、Al電極４１を順次に重ねて形成する。こ
の素子のソース・ドレイン間隔は0.6μｍであり、
Sb膜３８は必ずしもゲート電極３６と接触して
いないが、Sbはシリコン中でドナーとして働き、
高伝導度の薄層を形成するので、ゲート電極３６
の電位が効果的に電流の通路に伝達されることに
なる。
以上の実施例で明らかなように本発明は細隙を
持つた制御電極を有する縦構造の薄膜半導体装置
のソース・ドレイン間隔を狭くしても相互コンダ
クタンスが低下しない点において極めて有用であ
り、高速半導体装置に適用して大なる効果の得ら
れるものである。
持つた制御電極を有する縦構造の薄膜半導体装置
のソース・ドレイン間隔を狭くしても相互コンダ
クタンスが低下しない点において極めて有用であ
り、高速半導体装置に適用して大なる効果の得ら
れるものである。
なお、実施例においては単数の制御電極と高伝
導薄膜を示したが、真空管の４極管、５極管と同
じく、複数の制御電極とそれに対応する高伝導薄
層を用いることができることはいうまでもない。
導薄膜を示したが、真空管の４極管、５極管と同
じく、複数の制御電極とそれに対応する高伝導薄
層を用いることができることはいうまでもない。
第１図は、制御電極を半導体中に埋め込んだ従
来構造の半導体装置、第２図は、本発明の原理
図、第３図は、従来の半導体装置の断面図、第４
図は、本発明の効果を示す図、第５図〜第７図
は、それぞれ本発明の実施例を示す図である。 １……ソース電極、２……ソース電極とドレイ
ン電極との中間の半導体、３……ドレイン電極、
４……ゲート電極、５……薄層。
来構造の半導体装置、第２図は、本発明の原理
図、第３図は、従来の半導体装置の断面図、第４
図は、本発明の効果を示す図、第５図〜第７図
は、それぞれ本発明の実施例を示す図である。 １……ソース電極、２……ソース電極とドレイ
ン電極との中間の半導体、３……ドレイン電極、
４……ゲート電極、５……薄層。
Claims (1)
- １ 対向して形成されたソース電極およびドレイ
ン電極と、上記ソース電極およびドレイン電極間
に形成された半導体薄膜と、上記半導体とシヨツ
トキー接合を形成する材料からなり上記半導体層
中に埋め込まれて形成されかつ細隙からなる電流
通路を有する薄膜ゲート電極とを有し、上記細隙
の幅は上記ソース電極とドレイン電極との間隔の
１ないし100倍の幅を有し、上記薄膜ゲート電極
に加える電気信号によつて上記薄膜ゲート電極面
にほぼ垂直な方向に流れる電流の大きさを制御す
る薄膜半導体装置であつて、上記細隙に上記電流
の方向とほぼ垂直な方向に延在しかつキヤリアの
平均自由行程よりも短い厚さの高導電率薄層を有
し、上記電流の大部分が上記高導電率薄層を透過
して流れることを特徴とする薄膜半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58129353A JPS6022377A (ja) | 1983-07-18 | 1983-07-18 | 薄膜半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58129353A JPS6022377A (ja) | 1983-07-18 | 1983-07-18 | 薄膜半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6022377A JPS6022377A (ja) | 1985-02-04 |
| JPH0226791B2 true JPH0226791B2 (ja) | 1990-06-12 |
Family
ID=15007499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58129353A Granted JPS6022377A (ja) | 1983-07-18 | 1983-07-18 | 薄膜半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022377A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03290975A (ja) * | 1990-04-09 | 1991-12-20 | Fujitsu Ltd | 縦型半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53101985A (en) * | 1977-02-17 | 1978-09-05 | Handotai Kenkyu Shinkokai | Reversible fet transistor |
| JPS53108788A (en) * | 1977-03-04 | 1978-09-21 | Handotai Kenkyu Shinkokai | Semiconductor ic |
| JPS5612775A (en) * | 1979-07-11 | 1981-02-07 | Matsushita Electric Ind Co Ltd | Electrostatic induction field-effect semiconductor device |
-
1983
- 1983-07-18 JP JP58129353A patent/JPS6022377A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6022377A (ja) | 1985-02-04 |
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