JPH0546705B2 - - Google Patents
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- JPH0546705B2 JPH0546705B2 JP60278367A JP27836785A JPH0546705B2 JP H0546705 B2 JPH0546705 B2 JP H0546705B2 JP 60278367 A JP60278367 A JP 60278367A JP 27836785 A JP27836785 A JP 27836785A JP H0546705 B2 JPH0546705 B2 JP H0546705B2
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- Japan
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- region
- source
- channel region
- semiconductor
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置に関する。
（従来の技術）
従来の代表的な半導体装置はSiのMOSFET
（Metal Oxide Semiconductor Field Effect
Transistor）とバイポーラ・トランジスタであ
る。そのうち、MOSFETは動作原理、構造およ
び製造プロセスが簡単なため、高集積化に適し広
く用いられている。
（Metal Oxide Semiconductor Field Effect
Transistor）とバイポーラ・トランジスタであ
る。そのうち、MOSFETは動作原理、構造およ
び製造プロセスが簡単なため、高集積化に適し広
く用いられている。
MOSFETの断面図を第３図に示す。
第３図において、１はｐ型半導体基板、２はｎ
型不純物を有するソース領域、３はソース領域２
とオーミツク接合を形成するソース電極、４はｎ
型不純物を有するドレイン領域、５はドレイン領
域５とオーミツク接合を形成するドレイン電極、
６はｐ型半導体基板１上に設けられたゲート絶縁
膜、７はゲート絶縁膜６上に設けられたゲート電
極、８はソース・ドレイン間の半導体基板１表面
に形成されるチヤネルである。
型不純物を有するソース領域、３はソース領域２
とオーミツク接合を形成するソース電極、４はｎ
型不純物を有するドレイン領域、５はドレイン領
域５とオーミツク接合を形成するドレイン電極、
６はｐ型半導体基板１上に設けられたゲート絶縁
膜、７はゲート絶縁膜６上に設けられたゲート電
極、８はソース・ドレイン間の半導体基板１表面
に形成されるチヤネルである。
次にこのMOSFETの動作をソース・ドレイン
間のバンド構造を示す図を用いて説明する。
間のバンド構造を示す図を用いて説明する。
第４図ａ，ｂは第３図のソース領域、半導体基
板表面、ドレイン領域にわたる模式的なバンド構
造を示した図であり、第４図ａは熱平衡状態にお
けるバンド図、第４図ｂはゲート電極７に正電圧
を印加しソース・ドレイン間にチヤネル８が形成
された時のバンド図である。尚、第４図ａ，ｂに
おいてEcは伝導帯端、Evは充満帯端、Efはフエ
ルミ準位である。
板表面、ドレイン領域にわたる模式的なバンド構
造を示した図であり、第４図ａは熱平衡状態にお
けるバンド図、第４図ｂはゲート電極７に正電圧
を印加しソース・ドレイン間にチヤネル８が形成
された時のバンド図である。尚、第４図ａ，ｂに
おいてEcは伝導帯端、Evは充満帯端、Efはフエ
ルミ準位である。
第４図ａに示すように、ゲート電圧が0Vの場
合（熱平衡状態）にはソース・ドレイン間の半導
体基板表面にはpn接合による障壁が存在するた
め、ソース・ドレイン間に電圧（ドレイン電圧）
を印加しても電子はソース領域２からドレイン領
域４へ移動することはできない。一方、ゲート電
極７に正電圧が印加されると半導体基板表面には
電子が誘起され、チヤネル（反転層）が形成され
て第４図ｂに示すバンド構造となる。この状態で
は、ソース・ドレイン間の半導体基板表面にはも
はやpn接合による障壁は存在せず、電子は容易
にソース領域２からドレイン領域４へ移動するこ
とができる。このように、MOSFETではソー
ス・ドレイン間の電流（ドレイン電流）をゲート
電圧で制御するのである。
合（熱平衡状態）にはソース・ドレイン間の半導
体基板表面にはpn接合による障壁が存在するた
め、ソース・ドレイン間に電圧（ドレイン電圧）
を印加しても電子はソース領域２からドレイン領
域４へ移動することはできない。一方、ゲート電
極７に正電圧が印加されると半導体基板表面には
電子が誘起され、チヤネル（反転層）が形成され
て第４図ｂに示すバンド構造となる。この状態で
は、ソース・ドレイン間の半導体基板表面にはも
はやpn接合による障壁は存在せず、電子は容易
にソース領域２からドレイン領域４へ移動するこ
とができる。このように、MOSFETではソー
ス・ドレイン間の電流（ドレイン電流）をゲート
電圧で制御するのである。
（発明が解決しようとする問題点）
上述した従来のMOSFETにおいては、原理的
に相互コンダクタンス（ゲート電圧の変化に対す
るドレイン電流の変化分）がゲート電圧に単に比
例するため負荷駆動能力が小さく、高集積化に伴
なつて配線容量の増大および外部負荷の駆動によ
る遅延の割合が増大するため、高速動作が抑制さ
れるという問題がある。この問題を解決するに
は、バイポーラ・トランジスタと同様に相互コン
ダクタンスの非線形性を強め負荷駆動能力を高め
ることが必要である。
に相互コンダクタンス（ゲート電圧の変化に対す
るドレイン電流の変化分）がゲート電圧に単に比
例するため負荷駆動能力が小さく、高集積化に伴
なつて配線容量の増大および外部負荷の駆動によ
る遅延の割合が増大するため、高速動作が抑制さ
れるという問題がある。この問題を解決するに
は、バイポーラ・トランジスタと同様に相互コン
ダクタンスの非線形性を強め負荷駆動能力を高め
ることが必要である。
本発明の目的は、超高速動作が可能な半導体装
置を提供することにある。
置を提供することにある。
（問題点を解決するための手段）
本発明の半導体装置は、半導体又は絶縁物から
なる基板上に形成された一導電型の不純物を高濃
度に含有し縮退状態に近く反転層が形成されない
半導体からなるチヤネル領域と、このチヤネル領
域を挟み前記基板上に形成された逆導電型の高濃
度不純物を有する縮退した半導体からなるソース
領域およびドレイン領域と、チヤネル領域の表面
に設けられたゲート絶縁膜と、該ゲート絶縁膜上
に設けられたゲート電極と、前記ソース領域およ
びドレイン領域とそれぞれオーミツク接触を形成
するソース電極およびドレイン電極とを有して構
成される。
なる基板上に形成された一導電型の不純物を高濃
度に含有し縮退状態に近く反転層が形成されない
半導体からなるチヤネル領域と、このチヤネル領
域を挟み前記基板上に形成された逆導電型の高濃
度不純物を有する縮退した半導体からなるソース
領域およびドレイン領域と、チヤネル領域の表面
に設けられたゲート絶縁膜と、該ゲート絶縁膜上
に設けられたゲート電極と、前記ソース領域およ
びドレイン領域とそれぞれオーミツク接触を形成
するソース電極およびドレイン電極とを有して構
成される。
（作用）
このように構成された本発明の半導体装置にお
いては、ゲート電圧によりソース・チヤネル領域
表面間およびチヤネル領域表面・ドレイン間のキ
ヤリアのトンネル確率を変化させてドレイン電流
を制御する。トンネル確率は電位差およびpn接
合の空乏層厚の指数関数で変化するため、相互コ
ンダクタンスは大きな非線形性を有する。
いては、ゲート電圧によりソース・チヤネル領域
表面間およびチヤネル領域表面・ドレイン間のキ
ヤリアのトンネル確率を変化させてドレイン電流
を制御する。トンネル確率は電位差およびpn接
合の空乏層厚の指数関数で変化するため、相互コ
ンダクタンスは大きな非線形性を有する。
（実施例）
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の一実施例の断面図である。
第１図において、９は高濃度のｐ型不純物を含
有しているが縮退するには到つていない半導体層
からなるチヤネル領域である。この実施例の各層
は、ｐ型半導体基板１としてアクセプタ濃度が５
×1018cm-3程度のSi、ｎ型ソース領域２およびド
レイン領域４としてドナー濃度が５×1019cm-3程
度のSi、ソース電極３およびドレイン電極５とし
てAl、ゲート絶縁膜６として厚さ100Å程度の熱
酸化SiO2、ゲート電極７としてｐ型のポリシリ
コン、ｐ型チヤネル領域９として厚さ200Å程度
でアクセプタ濃度が１×1019cm-3程度のSiを用い
た。また、ソース・ドレイン間は500Å程度であ
る。
有しているが縮退するには到つていない半導体層
からなるチヤネル領域である。この実施例の各層
は、ｐ型半導体基板１としてアクセプタ濃度が５
×1018cm-3程度のSi、ｎ型ソース領域２およびド
レイン領域４としてドナー濃度が５×1019cm-3程
度のSi、ソース電極３およびドレイン電極５とし
てAl、ゲート絶縁膜６として厚さ100Å程度の熱
酸化SiO2、ゲート電極７としてｐ型のポリシリ
コン、ｐ型チヤネル領域９として厚さ200Å程度
でアクセプタ濃度が１×1019cm-3程度のSiを用い
た。また、ソース・ドレイン間は500Å程度であ
る。
次にこの実施例の動作をバンド構造を示す第２
図を用いて説明する。
図を用いて説明する。
第２図ａ，ｂは第１図のソース領域２からチヤ
ネル領域９の表面を経てドレイン領域４にわたる
模式的なバンド構造を示した図であり、第２図ａ
は熱平衡状態のバンド図、第２図ｂはゲート電極
に負電圧を印加しチヤネル領域表面に縮退した蓄
積層を形成したときのバンド図である。
ネル領域９の表面を経てドレイン領域４にわたる
模式的なバンド構造を示した図であり、第２図ａ
は熱平衡状態のバンド図、第２図ｂはゲート電極
に負電圧を印加しチヤネル領域表面に縮退した蓄
積層を形成したときのバンド図である。
第２図ａに示す熱平衡状態では、ｎ型ソース領
域およびドレイン領域のSiとｐ型チヤネル領域の
Siとの間にはpn接合による電子の障壁が形成さ
れている。チヤネル領域のアクセプタ濃度は縮退
を起こすほどは高くないためこの障壁の幅は100
Å以上と広く、この障壁をトンネル効果で抜ける
確率はほとんどない。したがつて、ソース・ドレ
イン間に0.1V程度の微小電圧を印加してもドレ
イン電流はほとんど流れない。
域およびドレイン領域のSiとｐ型チヤネル領域の
Siとの間にはpn接合による電子の障壁が形成さ
れている。チヤネル領域のアクセプタ濃度は縮退
を起こすほどは高くないためこの障壁の幅は100
Å以上と広く、この障壁をトンネル効果で抜ける
確率はほとんどない。したがつて、ソース・ドレ
イン間に0.1V程度の微小電圧を印加してもドレ
イン電流はほとんど流れない。
一方、第２図ｂに示すようにゲート電極７に負
電圧を印加してチヤネル領域表面に正孔の蓄積層
を形成すると、このチヤネル領域９表面は縮退し
た半導体となる。この結果、ソース領域およびド
レイン領域とのpn接合障壁の幅は非常に狭くな
り（100Å以下）、この障壁をトンネル効果で抜け
る確率が大きくなる。そして、ドレイン電圧印加
によりドレイン電流が流れるようになる。トンネ
ル電流は接合の電位差と空乏層幅に対し指数関数
的に変化するため、ドレイン電流および相互コン
ダクタンスはゲート電圧に対し強い非線形性を示
す。また、トンネル効果がこの半導体装置の基本
動作原理となつているため、電子の走行時間は非
常に短く、1ps以下である。
電圧を印加してチヤネル領域表面に正孔の蓄積層
を形成すると、このチヤネル領域９表面は縮退し
た半導体となる。この結果、ソース領域およびド
レイン領域とのpn接合障壁の幅は非常に狭くな
り（100Å以下）、この障壁をトンネル効果で抜け
る確率が大きくなる。そして、ドレイン電圧印加
によりドレイン電流が流れるようになる。トンネ
ル電流は接合の電位差と空乏層幅に対し指数関数
的に変化するため、ドレイン電流および相互コン
ダクタンスはゲート電圧に対し強い非線形性を示
す。また、トンネル効果がこの半導体装置の基本
動作原理となつているため、電子の走行時間は非
常に短く、1ps以下である。
次に、本発明の一実施例の製造方法について説
明する。
明する。
まず、Siからなるｐ型半導体基板１表面に分子
線エピタキシ法により200Å程度チヤネル領域９
を堆積させる。次に、この表面を熱酸化して100
Å程度のゲート絶縁膜６を形成し、その上にポリ
シリコンを気相成長法により堆積させパターニン
グしてゲート電極７を形成する。
線エピタキシ法により200Å程度チヤネル領域９
を堆積させる。次に、この表面を熱酸化して100
Å程度のゲート絶縁膜６を形成し、その上にポリ
シリコンを気相成長法により堆積させパターニン
グしてゲート電極７を形成する。
次に、このゲート電極７をマスクにｐ型半導体
基板１へAsのイオン注入を行ない、アニールし
てソース領域２およびドレイン領域５を形成す
る。その後、保護膜としてSiO2膜を気相成長法
により堆積し、ここにソース領域、ドレイン領域
およびゲート電極用のコンタクトホールをあけ、
Alを蒸着してそれぞれの電極形状に整形して半
導体装置を完成させる。このように、本実施例の
製造方法は非常に容易であり、高集積化に適して
いる。
基板１へAsのイオン注入を行ない、アニールし
てソース領域２およびドレイン領域５を形成す
る。その後、保護膜としてSiO2膜を気相成長法
により堆積し、ここにソース領域、ドレイン領域
およびゲート電極用のコンタクトホールをあけ、
Alを蒸着してそれぞれの電極形状に整形して半
導体装置を完成させる。このように、本実施例の
製造方法は非常に容易であり、高集積化に適して
いる。
上記実施例ではｐ型のチヤネル領域のものにつ
いて説明したが、本発明はそれぞれの領域の半導
体の導電型を反対にしたｎ型チヤネル領域のもの
に対しても同様に適用できることは明らかであ
る。また、半導体基板とチヤネル領域を同一負電
圧濃度にしてもよいが、耐圧を高め寄生容量を減
らす上からは半導体基板の不純物濃度は低くした
ほうが望ましい。もちろん、基板として絶縁物を
用いても良い。
いて説明したが、本発明はそれぞれの領域の半導
体の導電型を反対にしたｎ型チヤネル領域のもの
に対しても同様に適用できることは明らかであ
る。また、半導体基板とチヤネル領域を同一負電
圧濃度にしてもよいが、耐圧を高め寄生容量を減
らす上からは半導体基板の不純物濃度は低くした
ほうが望ましい。もちろん、基板として絶縁物を
用いても良い。
半導体としてはSiしか示さなかつたが、Ｃ，
Ge，SiC等の族半導体、GaAs，InP，InAs，
Gap，InGaAs，InGaAsP等の−族化合物半
導体、CdTe，ZnTe等の−族化合物半導体
およびその他の各種半導体でも良い。ただし、そ
れぞれの半導体で伝導帯および充満帯の状態密度
が異なつているため、縮退を生じる不純物濃度が
異なつており、本発明のソース領域およびドレイ
ン領域は充分に縮退するような高濃度の不純物を
含有しておく必要がある。また、ゲート絶縁膜と
してもSiO2以外にもSi3N4，Al2O3などの絶縁物
またはチヤネル領域の半導体よりも禁止帯幅の広
い半導体（例えばGaAsに対してAlGaAs等）を
使用しても良いことは明らかである。
Ge，SiC等の族半導体、GaAs，InP，InAs，
Gap，InGaAs，InGaAsP等の−族化合物半
導体、CdTe，ZnTe等の−族化合物半導体
およびその他の各種半導体でも良い。ただし、そ
れぞれの半導体で伝導帯および充満帯の状態密度
が異なつているため、縮退を生じる不純物濃度が
異なつており、本発明のソース領域およびドレイ
ン領域は充分に縮退するような高濃度の不純物を
含有しておく必要がある。また、ゲート絶縁膜と
してもSiO2以外にもSi3N4，Al2O3などの絶縁物
またはチヤネル領域の半導体よりも禁止帯幅の広
い半導体（例えばGaAsに対してAlGaAs等）を
使用しても良いことは明らかである。
（発明の効果）
以上説明したように本発明の半導体装置は、集
積化に適した構造をもち、大きな負荷駆動能力を
有しているため、超高速動作が可能であるという
効果がある。
積化に適した構造をもち、大きな負荷駆動能力を
有しているため、超高速動作が可能であるという
効果がある。
第１図は本発明の一実施例の断面図、第２図
ａ，ｂは第１図の実施例の熱平衡状態のバンド図
及びゲート電極に負電圧を印加したときのバンド
図、第３図は従来のMOSFETの一例の断面図、
第４図ａ，ｂは第３図のMOSFETの熱平衡状態
のバンド図及びゲート電極に正電圧を印加したと
きのバンド図である。 １……ｐ型半導体基板、２……ｎ型ソース領
域、３……ソース電極、４……ｎ型ドレイン領
域、５……ドレイン電極、６……ゲート絶縁膜、
７……ゲート電極、８……チヤネル、９……ｐ型
チヤネル領域、Ec……伝導帯端、Ev……充満帯
端、Ef……フエルミ準位。
ａ，ｂは第１図の実施例の熱平衡状態のバンド図
及びゲート電極に負電圧を印加したときのバンド
図、第３図は従来のMOSFETの一例の断面図、
第４図ａ，ｂは第３図のMOSFETの熱平衡状態
のバンド図及びゲート電極に正電圧を印加したと
きのバンド図である。 １……ｐ型半導体基板、２……ｎ型ソース領
域、３……ソース電極、４……ｎ型ドレイン領
域、５……ドレイン電極、６……ゲート絶縁膜、
７……ゲート電極、８……チヤネル、９……ｐ型
チヤネル領域、Ec……伝導帯端、Ev……充満帯
端、Ef……フエルミ準位。
Claims (1)
- １ 半導体または絶縁物からなる基板上に形成さ
れた一導電型の不純物を高濃度に含有し縮退状態
に近く反転層が形成されない半導体からなるチヤ
ネル領域と、該チヤネル領域を挟み前記基板上に
形成された逆導電型の高濃度不純物を含有する縮
退した半導体からなるソース領域およびドレイン
領域と、チヤネル領域の表面に設けられたゲート
電極と、前記ソース領域およびドレイン領域とそ
れぞれオーミツク接触を形成するソース電極およ
びドレイン電極とを有することを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27836785A JPS62136077A (ja) | 1985-12-10 | 1985-12-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27836785A JPS62136077A (ja) | 1985-12-10 | 1985-12-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62136077A JPS62136077A (ja) | 1987-06-19 |
| JPH0546705B2 true JPH0546705B2 (ja) | 1993-07-14 |
Family
ID=17596352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27836785A Granted JPS62136077A (ja) | 1985-12-10 | 1985-12-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62136077A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1313571C (en) * | 1987-10-26 | 1993-02-09 | John W. Palmour | Metal oxide semiconductor field-effect transistor formed in silicon carbide |
| JP2542448B2 (ja) * | 1990-05-24 | 1996-10-09 | シャープ株式会社 | 電界効果トランジスタおよびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52117587A (en) * | 1976-03-30 | 1977-10-03 | Nec Corp | Insulating gate type field effect semiconductor device |
-
1985
- 1985-12-10 JP JP27836785A patent/JPS62136077A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62136077A (ja) | 1987-06-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |