JPH0260216B2 - - Google Patents
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- JPH0260216B2 JPH0260216B2 JP61159169A JP15916986A JPH0260216B2 JP H0260216 B2 JPH0260216 B2 JP H0260216B2 JP 61159169 A JP61159169 A JP 61159169A JP 15916986 A JP15916986 A JP 15916986A JP H0260216 B2 JPH0260216 B2 JP H0260216B2
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- recess
- gate
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔概要〕
この発明は、電界効果型半導体装置を製造する
に際して、 第１のレジストマスクでリセスを形成し、第２
のレジストとこれより高感度の第３のレジストと
を積層して、ゲート長相当のパターンのソース電
極寄りの位置への露光と、ゲート電極の拡大寸法
相当のパターンのこれより低ドーズ量の露光とを
任意の順序で行い、現像処理してＴ形ゲート形成
用パターンを開口して、ゲート金属を被着してＴ
形ゲート電極を形成することにより、 非対称リセス・Ｔ形ゲート電極を容易に形成す
るものである。
に際して、 第１のレジストマスクでリセスを形成し、第２
のレジストとこれより高感度の第３のレジストと
を積層して、ゲート長相当のパターンのソース電
極寄りの位置への露光と、ゲート電極の拡大寸法
相当のパターンのこれより低ドーズ量の露光とを
任意の順序で行い、現像処理してＴ形ゲート形成
用パターンを開口して、ゲート金属を被着してＴ
形ゲート電極を形成することにより、 非対称リセス・Ｔ形ゲート電極を容易に形成す
るものである。
本発明は電界効果型半導体装置の製造方法、特
に非対称リセス・Ｔ形ゲート電極を有する電界効
果型半導体装置の製造方法に関する。
に非対称リセス・Ｔ形ゲート電極を有する電界効
果型半導体装置の製造方法に関する。
電子移動度が高い砒化ガリウム（GaAs）等の
−Ｖ族化合物半導体を用いて電界効果トランジ
スタの遮断周波数等の特性向上が進められている
が、ゲート電極及びリセスの構造は電界効果トラ
ンジスタの特性を大きく支配し、その製造方法の
改善が要望されている。
−Ｖ族化合物半導体を用いて電界効果トランジ
スタの遮断周波数等の特性向上が進められている
が、ゲート電極及びリセスの構造は電界効果トラ
ンジスタの特性を大きく支配し、その製造方法の
改善が要望されている。
GaAsを半導体材料とするシヨツトキバリア形
電界効果トランジスタ（MES FET）がマイクロ
波帯域等において既に多数用いられており、更に
空間分離ドーピングと電子の２次元状態化により
一層の高移動度を実現した高電子移動度電界効果
トランジスタ（HEMT）の実用化が始まつてい
る。
電界効果トランジスタ（MES FET）がマイクロ
波帯域等において既に多数用いられており、更に
空間分離ドーピングと電子の２次元状態化により
一層の高移動度を実現した高電子移動度電界効果
トランジスタ（HEMT）の実用化が始まつてい
る。
これらのFETの特性向上のために、ゲート電
極及びリセス構造について例えば下記の手段が従
来行われている。
極及びリセス構造について例えば下記の手段が従
来行われている。
ゲート長の短縮：遮断周波数がゲート長の２
乗に反比例することから、最新の微細加工技術
を駆使してゲート長を極力短縮している。
乗に反比例することから、最新の微細加工技術
を駆使してゲート長を極力短縮している。
Ｔ形ゲート：ゲート長の短縮に伴うゲート抵
抗（ゲート電極の導体抵抗）の増大を防止する
ために、ゲート電極の断面形状をＴ字形として
断面積を増大する。
抗（ゲート電極の導体抵抗）の増大を防止する
ために、ゲート電極の断面形状をＴ字形として
断面積を増大する。
リセス長の短縮：ソース抵抗（ソース−ゲー
ト間の直列抵抗）を減少して伝達コンダクタン
スgn等を増大する。
ト間の直列抵抗）を減少して伝達コンダクタン
スgn等を増大する。
非対称リセス：リセス長の短縮に伴うドレイ
ン耐圧の低下を防止するために、ドレイン電極
−ゲート電極間の間隔がソース電極−ゲート電
極間の間隔より大きい非対称構造として、ドレ
イン側の空乏層を伸ばし電界強度を減少させ
る。
ン耐圧の低下を防止するために、ドレイン電極
−ゲート電極間の間隔がソース電極−ゲート電
極間の間隔より大きい非対称構造として、ドレ
イン側の空乏層を伸ばし電界強度を減少させ
る。
前記、については既に多くの製造方法が提
供されており、また、については例えば本発
明者が先に特願昭57−163063によりその製造方法
を提供している。
供されており、また、については例えば本発
明者が先に特願昭57−163063によりその製造方法
を提供している。
該発明によれば、第２図ａ乃至ｅにその１例の
工程順模式側断面図を示す如く、基板２１上に半
導体活性層２３を形成して該半導体活性層２３上
にレジスト２６を被覆し、該レジスト層２６にゲ
ート電極パターンに従う主露光処理２７を行い、
かつ該露光処理２７の後又は前にドレイン電極２
５側に偏倚した補助露光２８を行う。前記露光２
７及び２８を行つたレジスト層２６を現像して断
面が非対称のレジスト空孔２９を形成し、該レジ
スト層２６をマスクとして該半導体活性層２３を
選択的にエツチングして該半導体活性層にリセス
３０を形成し、更に該レジスト層２６をマスクと
して該リセス３０の表面にゲート電極３４を形成
する。なお２２はバツフア層、２４はソース電
極、３４′はゲート金属層である。
工程順模式側断面図を示す如く、基板２１上に半
導体活性層２３を形成して該半導体活性層２３上
にレジスト２６を被覆し、該レジスト層２６にゲ
ート電極パターンに従う主露光処理２７を行い、
かつ該露光処理２７の後又は前にドレイン電極２
５側に偏倚した補助露光２８を行う。前記露光２
７及び２８を行つたレジスト層２６を現像して断
面が非対称のレジスト空孔２９を形成し、該レジ
スト層２６をマスクとして該半導体活性層２３を
選択的にエツチングして該半導体活性層にリセス
３０を形成し、更に該レジスト層２６をマスクと
して該リセス３０の表面にゲート電極３４を形成
する。なお２２はバツフア層、２４はソース電
極、３４′はゲート金属層である。
前記発明によつて短リセス長の非対称リセスを
形成することができ、またＴ形ゲート電極も製造
されているが、非対称リセスとＴ形ゲート電極と
を併せて形成することは困難で未だ実現されず、
これを可能にする製造方法が要望されている。
形成することができ、またＴ形ゲート電極も製造
されているが、非対称リセスとＴ形ゲート電極と
を併せて形成することは困難で未だ実現されず、
これを可能にする製造方法が要望されている。
前記問題点は、半導体基体上に第１のレジスト
を被覆してリセス形成用パターンを開口し、該パ
ターンをマスクとしてリセスを形成し、 第２のレジストを被覆してプリベーキングした
後に、該第２のレジストより高感度の第３のレジ
ストを被覆してプリベーキングし、 ゲート長相当のパターンの該リセスの中央から
ソース電極寄りの位置への露光と、ゲート電極を
Ｔ形に拡大する寸法相当のパターンの該ゲート長
相当のパターンより低ドーズ量の露光とを任意の
順序で行い、 該第２及び第３のレジストを現像処理してＴ形
ゲート形成用パターンを開口し、 次いでゲート金属を被着してＴ形ゲート電極を
形成する本発明による電界効果型半導体装置の製
造方法により解決される。
を被覆してリセス形成用パターンを開口し、該パ
ターンをマスクとしてリセスを形成し、 第２のレジストを被覆してプリベーキングした
後に、該第２のレジストより高感度の第３のレジ
ストを被覆してプリベーキングし、 ゲート長相当のパターンの該リセスの中央から
ソース電極寄りの位置への露光と、ゲート電極を
Ｔ形に拡大する寸法相当のパターンの該ゲート長
相当のパターンより低ドーズ量の露光とを任意の
順序で行い、 該第２及び第３のレジストを現像処理してＴ形
ゲート形成用パターンを開口し、 次いでゲート金属を被着してＴ形ゲート電極を
形成する本発明による電界効果型半導体装置の製
造方法により解決される。
本発明によれば、リセスを形成した半導体基体
上に例えば電子ビーム露光用ポジ形のレジストを
２層積層し、かつゲート長相当のパターンとゲー
ト電極をＴ形に拡大する寸法相当のパターンとの
露光を任意の順序で行う。
上に例えば電子ビーム露光用ポジ形のレジストを
２層積層し、かつゲート長相当のパターンとゲー
ト電極をＴ形に拡大する寸法相当のパターンとの
露光を任意の順序で行う。
ただし、下層のレジストを上層のレジストより
低感度でＴ形ゲート電極の断面寸法が小さい部分
の高さに相当する厚さとする。
低感度でＴ形ゲート電極の断面寸法が小さい部分
の高さに相当する厚さとする。
またゲート長相当のパターンの露光はこの下層
のレジストに所要の露光量を与えるドーズ量と
し、Ｔ形に拡大する寸法相当のパターンの露光は
この上層のレジストに所要の露光量を与えるドー
ズ量とする。なお少なくともゲート長相当のパタ
ーンの露光はリセスの中央からソース電極寄りの
位置とする。
のレジストに所要の露光量を与えるドーズ量と
し、Ｔ形に拡大する寸法相当のパターンの露光は
この上層のレジストに所要の露光量を与えるドー
ズ量とする。なお少なくともゲート長相当のパタ
ーンの露光はリセスの中央からソース電極寄りの
位置とする。
この２層のレジストを現像処理すれば、上層の
レジストには拡大した寸法のパターンの開口、下
層のレジストにはゲート長相当のパターンの開口
が形成され、ゲート金属を被着してリフトオフす
ることによりＴ形ゲート電極が形成される。
レジストには拡大した寸法のパターンの開口、下
層のレジストにはゲート長相当のパターンの開口
が形成され、ゲート金属を被着してリフトオフす
ることによりＴ形ゲート電極が形成される。
以下本発明を実施例により具体的に説明する。
第１図ａ乃至ｆはMES FETにかかる本発明の
実施例を示す工程順模式側断面図である。
実施例を示す工程順模式側断面図である。
第１図ａ参照：半絶縁性GaAs基板１上に、例
えばノンドープのGaAsバツフア層２と不純物濃
度２〜３×1017cm-3、厚さ200〜300mm程度のｎ型
GaAs活性層３とをエピタキシヤル成長し、素子
間分離（図示を省略）を施した後に、例えば金ゲ
ルマニウム／金（AuGe／Au）を用いてソース
電極４及びドレイン電極５を配設する。
えばノンドープのGaAsバツフア層２と不純物濃
度２〜３×1017cm-3、厚さ200〜300mm程度のｎ型
GaAs活性層３とをエピタキシヤル成長し、素子
間分離（図示を省略）を施した後に、例えば金ゲ
ルマニウム／金（AuGe／Au）を用いてソース
電極４及びドレイン電極５を配設する。
この半導体基体上に、例えば富士通製CMR等
の電子ビーム露光用ポジレジストを厚さ例えば
0.3〜0.5μｍ程度に塗布してレジスト層６とし、
プリベーキング後露光、現像処理してリセス長相
当のパターンの開口７を設け、これをマスクとし
て例えば弗酸（HF）系溶液によるエツチングを
行いリセス８を形成する。なおリセス８下の活性
層３の厚さは例えば70〜100mm程度とする。
の電子ビーム露光用ポジレジストを厚さ例えば
0.3〜0.5μｍ程度に塗布してレジスト層６とし、
プリベーキング後露光、現像処理してリセス長相
当のパターンの開口７を設け、これをマスクとし
て例えば弗酸（HF）系溶液によるエツチングを
行いリセス８を形成する。なおリセス８下の活性
層３の厚さは例えば70〜100mm程度とする。
第１図ｂ参照：この半導体基体上にまずレジス
ト層９を塗布する。ただし本実施例では前記レジ
スト層６を除去せず、これと同一の例えば富士通
製CMR等のレジストを重ねて塗布してレジスト
層９とし、そのリセス８上の厚さをＴ形ゲート電
極の断面寸法がゲート長に相当する部分の高さと
している。
ト層９を塗布する。ただし本実施例では前記レジ
スト層６を除去せず、これと同一の例えば富士通
製CMR等のレジストを重ねて塗布してレジスト
層９とし、そのリセス８上の厚さをＴ形ゲート電
極の断面寸法がゲート長に相当する部分の高さと
している。
このレジスト層９のプリベーキング後に、これ
より高感度の例えば東レ製EBR−９等のポジレ
ジストを厚さ例えば0.5μｍ程度に塗布してレジス
ト層１０とし、プリベーキングを行う。
より高感度の例えば東レ製EBR−９等のポジレ
ジストを厚さ例えば0.5μｍ程度に塗布してレジス
ト層１０とし、プリベーキングを行う。
第１図ｃ参照：レジスト層９及び１０に例えば
下記の様に、ゲート長相当のパターンとゲート電
極をＴ形に拡大する寸法相当のパターンとの露光
を任意の順序で行う。
下記の様に、ゲート長相当のパターンとゲート電
極をＴ形に拡大する寸法相当のパターンとの露光
を任意の順序で行う。
ゲート長相当のパターンの露光１１はドーズ量
を例えば1.5×10-4C／cm2程度として、レジスト層
９に必要な露光量を与え、他方Ｔ形に拡大する寸
法相当のパターンの露光１２はドーズ量を例えば
７×10-5C／cm2程度として、レジスト層１０のみ
に必要な露光量を与える。なお少なくともゲート
長相当のパターンの露光１１はリセス８の中央か
らソース電極４寄りの位置とする。
を例えば1.5×10-4C／cm2程度として、レジスト層
９に必要な露光量を与え、他方Ｔ形に拡大する寸
法相当のパターンの露光１２はドーズ量を例えば
７×10-5C／cm2程度として、レジスト層１０のみ
に必要な露光量を与える。なお少なくともゲート
長相当のパターンの露光１１はリセス８の中央か
らソース電極４寄りの位置とする。
第１図ｄ参照：レジスト層１０及び９を現像処
理する。この現像処理によりレジスト層１０には
開口１３ｂ、レジスト層９には開口１３ａが形成
される。
理する。この現像処理によりレジスト層１０には
開口１３ｂ、レジスト層９には開口１３ａが形成
される。
第１図ｅ参照：ゲート金属として例えばアルミ
ニウム（Al）を真空中で被着する。このゲート
金属は開口１３ｂ内では図示の如く堆積してＴ形
ゲート電極１４が形成される。なおレジスト層１
０上にはゲート金属層１４′が堆積する。
ニウム（Al）を真空中で被着する。このゲート
金属は開口１３ｂ内では図示の如く堆積してＴ形
ゲート電極１４が形成される。なおレジスト層１
０上にはゲート金属層１４′が堆積する。
第１図ｆ参照：レジスト層１０，９及び６を剥
離、除去すればゲート金属層１４′も除去される。
離、除去すればゲート金属層１４′も除去される。
本実施例はMES FETを引例しているが、
HEMT等についても同様に本発明を適用して、
非対称リセス・Ｔ形ゲート電極構造を容易に実現
することができる。
HEMT等についても同様に本発明を適用して、
非対称リセス・Ｔ形ゲート電極構造を容易に実現
することができる。
以上説明した如く本発明によれば、非対称リセ
ス・Ｔ形ゲート電極構造により電界効果型半導体
装置の多くの特性向上を同時に実現して、その進
展に大きい効果が得られる。
ス・Ｔ形ゲート電極構造により電界効果型半導体
装置の多くの特性向上を同時に実現して、その進
展に大きい効果が得られる。
第１図ａ乃至ｆは本発明の実施例の工程順模式
側断面図、第２図ａ乃至ｅは従来例の工程順模式
側断面図である。 図において、１は半絶縁性GaAs基板、２は
GaAsバツフア層、３はｎ型GaAs活性層、４は
ソース電極、５はドレイン電極、６はレジスト
層、７はリセスのパターン、８はリセス、９は低
感度のレジスト層、１０は高感度のレジスト層、
１１はゲート長相当のパターンの露光、１２はＴ
形に拡大する寸法相当のパターンの露光、１３ａ
はレジスト層９の開口、１３ｂはレジスト層１０
の開口、１４はＴ形ゲート電極、１４′はレジス
ト層上のゲート金属堆積を示す。
側断面図、第２図ａ乃至ｅは従来例の工程順模式
側断面図である。 図において、１は半絶縁性GaAs基板、２は
GaAsバツフア層、３はｎ型GaAs活性層、４は
ソース電極、５はドレイン電極、６はレジスト
層、７はリセスのパターン、８はリセス、９は低
感度のレジスト層、１０は高感度のレジスト層、
１１はゲート長相当のパターンの露光、１２はＴ
形に拡大する寸法相当のパターンの露光、１３ａ
はレジスト層９の開口、１３ｂはレジスト層１０
の開口、１４はＴ形ゲート電極、１４′はレジス
ト層上のゲート金属堆積を示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体上に第１のレジストを被覆してリ
セス形成用パターンを開口し、該パターンをマス
クとしてリセスを形成し、 第２のレジストを被覆してプリベーキングした
後に、該第２のレジストより高感度の第３のレジ
ストを被覆してプリベーキングし、 ゲート長相当のパターンの該リセスの中央から
ソース電極寄りの位置への露光と、ゲート電極を
Ｔ形に拡大する寸法相当のパターンの該ゲート長
相当のパターンより低ドーズ量の露光とを任意の
順序で行い、 該第２及び第３のレジストを現像処理してＴ形
ゲート形成用パターンを開口し、 次いでゲート金属を被着してＴ形ゲート電極を
形成することを特徴とする電界効果型半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61159169A JPS6315475A (ja) | 1986-07-07 | 1986-07-07 | 電界効果型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61159169A JPS6315475A (ja) | 1986-07-07 | 1986-07-07 | 電界効果型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6315475A JPS6315475A (ja) | 1988-01-22 |
| JPH0260216B2 true JPH0260216B2 (ja) | 1990-12-14 |
Family
ID=15687786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61159169A Granted JPS6315475A (ja) | 1986-07-07 | 1986-07-07 | 電界効果型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6315475A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666282B2 (ja) * | 1988-12-20 | 1994-08-24 | 日本電気株式会社 | 微細電極の形成法 |
| JPH04167439A (ja) * | 1990-10-30 | 1992-06-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0661266A (ja) * | 1992-08-06 | 1994-03-04 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| KR970000538B1 (ko) * | 1993-04-27 | 1997-01-13 | 엘지전자 주식회사 | 게이트 리세스 구조를 갖는 전계효과트랜지스터의 제조방법 |
| JP3534624B2 (ja) | 1998-05-01 | 2004-06-07 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| KR101736914B1 (ko) | 2010-12-06 | 2017-05-19 | 한국전자통신연구원 | 고주파 소자 구조물의 제조방법 |
| KR101848244B1 (ko) | 2011-12-13 | 2018-05-29 | 한국전자통신연구원 | 계단형 게이트 전극을 포함하는 반도체 소자 및 그 제조 방법 |
| KR101903509B1 (ko) | 2012-07-11 | 2018-10-05 | 한국전자통신연구원 | 전계효과형 화합물반도체소자의 제조방법 |
| KR101736277B1 (ko) | 2012-12-12 | 2017-05-17 | 한국전자통신연구원 | 전계 효과 트랜지스터 및 그 제조 방법 |
-
1986
- 1986-07-07 JP JP61159169A patent/JPS6315475A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6315475A (ja) | 1988-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |