JPH0226920B2 - - Google Patents
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- JPH0226920B2 JPH0226920B2 JP55145444A JP14544480A JPH0226920B2 JP H0226920 B2 JPH0226920 B2 JP H0226920B2 JP 55145444 A JP55145444 A JP 55145444A JP 14544480 A JP14544480 A JP 14544480A JP H0226920 B2 JPH0226920 B2 JP H0226920B2
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- JP
- Japan
- Prior art keywords
- address
- buffer memory
- area
- terminal device
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Information Transfer Systems (AREA)
- Computer And Data Communications (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【発明の詳細な説明】
本発明は、複数の端末装置のデータをパケツト
化して伝送する方式において使用されるバツフア
メモリの制御方式に関するものである。
化して伝送する方式において使用されるバツフア
メモリの制御方式に関するものである。
パケツト伝送は情報を適当な単位に区切りパケ
ツト化して伝送するもので、適当な単位に区切ら
れた情報には、受信側、送信側のアドレス、制御
コマンド等が付加され１つのパケツトが形成され
る。
ツト化して伝送するもので、適当な単位に区切ら
れた情報には、受信側、送信側のアドレス、制御
コマンド等が付加され１つのパケツトが形成され
る。
このパケツト伝送において、バツフアメモリ
は、送信側においてはパケツトの形成及び空きタ
イムスロツトが見つかるまでのパケツトの一時蓄
積、受信側においては受信データの時間ジツタの
抑圧を行つている。
は、送信側においてはパケツトの形成及び空きタ
イムスロツトが見つかるまでのパケツトの一時蓄
積、受信側においては受信データの時間ジツタの
抑圧を行つている。
従来は、複数の端末装置に対応してそれぞれ独
立のバツフアメモリを有しそれぞれのバツフアメ
モリ対応した複数のアドレスカウンタでバツフア
メモリの制御を行つていた。第１図は従来のバツ
フアメモリ制御方式の概念図である。本図におい
て１は伝送路、２はパケツト挿入回路、３はパケ
ツト抽出回路、４−１〜４−Ｎはバツフアメモ
リ、５−１〜５−Ｎ，８−１〜８−Ｎは書込みア
ドレスカウンタ、６−１〜６−Ｎ，７−１〜７−
Ｎは読出しアドレスカウンタ、９−１〜９−Ｎ，
１０−１〜１０−Ｎは端末装置、１１，１２は選
択回路である。
立のバツフアメモリを有しそれぞれのバツフアメ
モリ対応した複数のアドレスカウンタでバツフア
メモリの制御を行つていた。第１図は従来のバツ
フアメモリ制御方式の概念図である。本図におい
て１は伝送路、２はパケツト挿入回路、３はパケ
ツト抽出回路、４−１〜４−Ｎはバツフアメモ
リ、５−１〜５−Ｎ，８−１〜８−Ｎは書込みア
ドレスカウンタ、６−１〜６−Ｎ，７−１〜７−
Ｎは読出しアドレスカウンタ、９−１〜９−Ｎ，
１０−１〜１０−Ｎは端末装置、１１，１２は選
択回路である。
本図に示すように従来は、端末装置毎に独立し
たバツフアメモリ４−１〜４−Ｎとアドレスカウ
ンタをもち、送信側においては、選択回路１１で
バツフアメモリ４−１〜４−Ｎを切替えてパケツ
トを挿入し、受信側では選択回路１２でパケツト
を各端末装置に対応するバツフアメモリ４−１〜
４−Ｎにふりわける。このように従来は端末装置
毎に独立したバツフアメモリ４−１〜４−Ｎを設
けているため、複数のアドレスカウンタを必要と
し回路規模が大となり、また小容量のメモリを端
末装置数必要とするのでコストが高くなるという
欠点がある。
たバツフアメモリ４−１〜４−Ｎとアドレスカウ
ンタをもち、送信側においては、選択回路１１で
バツフアメモリ４−１〜４−Ｎを切替えてパケツ
トを挿入し、受信側では選択回路１２でパケツト
を各端末装置に対応するバツフアメモリ４−１〜
４−Ｎにふりわける。このように従来は端末装置
毎に独立したバツフアメモリ４−１〜４−Ｎを設
けているため、複数のアドレスカウンタを必要と
し回路規模が大となり、また小容量のメモリを端
末装置数必要とするのでコストが高くなるという
欠点がある。
本発明は、上述の欠点を削除し、１つのバツフ
アメモリと１組のアドレスカウンタを複数の端末
装置が共用し、バツフアメモリの制御回路の規模
を縮小するとともに、当該アドレスカウンタから
のアドレスの指定を容易にすることを目的として
いる。
アメモリと１組のアドレスカウンタを複数の端末
装置が共用し、バツフアメモリの制御回路の規模
を縮小するとともに、当該アドレスカウンタから
のアドレスの指定を容易にすることを目的として
いる。
本発明では、複数の端末装置のデータをパケツ
ト化して伝送するパケツト伝送で使用されるバツ
フアメモリの制御方式において、該複数の端末装
置に対して１つのバツフアメモリと、書き込み、
読出しアドレスを指定する１組のアドレスカウン
タとを設け、該バツフアメモリの領域を該端末装
置毎に均等に割り当てるとともに、アドレスの上
位ビツトで端末装置毎に分割された領域を指定
し、下位ビツトでデータを格納するパケツトの領
域及びパケツトの領域内でのデータの格納領域を
指定し、該各端末毎のデータの書き込み及び読出
し位置を示すアドレスカウンタがデータの書き込
み及び読出しによりカウントアツプする毎に該記
憶回路の内容を該カウントアツプした値に書き換
え、該端末装置別に分割された領域の指定が変わ
つた時には該領域に対応する該記憶回路の領域の
内容を該アドレスカウントにセツトし、その値か
らカウントアツプしてアドレスを指定するように
したことを特徴とするものである。
ト化して伝送するパケツト伝送で使用されるバツ
フアメモリの制御方式において、該複数の端末装
置に対して１つのバツフアメモリと、書き込み、
読出しアドレスを指定する１組のアドレスカウン
タとを設け、該バツフアメモリの領域を該端末装
置毎に均等に割り当てるとともに、アドレスの上
位ビツトで端末装置毎に分割された領域を指定
し、下位ビツトでデータを格納するパケツトの領
域及びパケツトの領域内でのデータの格納領域を
指定し、該各端末毎のデータの書き込み及び読出
し位置を示すアドレスカウンタがデータの書き込
み及び読出しによりカウントアツプする毎に該記
憶回路の内容を該カウントアツプした値に書き換
え、該端末装置別に分割された領域の指定が変わ
つた時には該領域に対応する該記憶回路の領域の
内容を該アドレスカウントにセツトし、その値か
らカウントアツプしてアドレスを指定するように
したことを特徴とするものである。
以下に図を用いて本発明を詳細に説明する。第
２図は本発明の一実施例である。本図において１
３はバツフアメモリ、１４は記憶回路、１５，１
６はアドレスカウンタ、１７はフアーストインフ
アーストアウトの記憶回路、（以下FIFOとする）
１８，１９は選択回路、２０はパケツト挿入制御
回路、２１はパケツト抽出制御回路、２２，２３
は端末アドレス発生回路、２４，２５は端末選択
回路、WAは書込みアドレス、RAは読み出しア
ドレスである。なお本図において第１図と同一番
号は同一部位を示す。
２図は本発明の一実施例である。本図において１
３はバツフアメモリ、１４は記憶回路、１５，１
６はアドレスカウンタ、１７はフアーストインフ
アーストアウトの記憶回路、（以下FIFOとする）
１８，１９は選択回路、２０はパケツト挿入制御
回路、２１はパケツト抽出制御回路、２２，２３
は端末アドレス発生回路、２４，２５は端末選択
回路、WAは書込みアドレス、RAは読み出しア
ドレスである。なお本図において第１図と同一番
号は同一部位を示す。
ここで以下の説明のため第２図に示したバツフ
アメモリ１３及び記憶回路１４の構成を説明す
る。第３図ａはバツフアメモリ１３の構成ｂは記
憶回路１４の構成である。なお本実施例において
は１パケツトはｌ個のデータから形成されるもの
とする。また１データは規定されたビツト数から
なり実際にはビツト単位までアドレスを指定する
必要があるが説明が繁雑になるため最小のアドレ
ス指定をデータ単位で行うものとする。バツフア
メモリ１３は各端末装置に対してｎパケツトを記
憶する領域を持ち、各端末装置に対する記憶領域
があらかじめ決められている。このように端末装
置別にバツフアメモリ内の記憶領域をあらかじめ
分けたのは、各端末装置からのデータをバツフア
メモリの下位アドレスから順次記憶していくと、
データを出力しない端末装置に対してはバツフア
メモリ容量が少なくなつたり、アドレスの指定が
複雑になるためである。本実施例においてはアド
レスの上位ビツトで端末装置毎に分割された領域
を指定し、下位ビツトでデータを格納するパケツ
トの領域およびパケツト領域内でのデータの格納
領域を指定する。
アメモリ１３及び記憶回路１４の構成を説明す
る。第３図ａはバツフアメモリ１３の構成ｂは記
憶回路１４の構成である。なお本実施例において
は１パケツトはｌ個のデータから形成されるもの
とする。また１データは規定されたビツト数から
なり実際にはビツト単位までアドレスを指定する
必要があるが説明が繁雑になるため最小のアドレ
ス指定をデータ単位で行うものとする。バツフア
メモリ１３は各端末装置に対してｎパケツトを記
憶する領域を持ち、各端末装置に対する記憶領域
があらかじめ決められている。このように端末装
置別にバツフアメモリ内の記憶領域をあらかじめ
分けたのは、各端末装置からのデータをバツフア
メモリの下位アドレスから順次記憶していくと、
データを出力しない端末装置に対してはバツフア
メモリ容量が少なくなつたり、アドレスの指定が
複雑になるためである。本実施例においてはアド
レスの上位ビツトで端末装置毎に分割された領域
を指定し、下位ビツトでデータを格納するパケツ
トの領域およびパケツト領域内でのデータの格納
領域を指定する。
第３図ｂは記憶回路１４の構成でアドレスカウ
ンタ１５，１６の内容を端末装置別に記憶する容
量をもつ。記憶回路１４のアドレス指定は上述の
上位ビツトで指定する。
ンタ１５，１６の内容を端末装置別に記憶する容
量をもつ。記憶回路１４のアドレス指定は上述の
上位ビツトで指定する。
以下に本発明の一実施例の動作を説明する。
本説明では端末装置９−１〜９−Ｎから１０−
１〜１０−Ｎへパケツトを送る場合を考える。
１〜１０−Ｎへパケツトを送る場合を考える。
バツフアメモリ１３および記憶回路１４の書込
みアドレスWA、読出しアドレスRAの切替えは
選択回路１８，１９で行われ、選択回路１８，１
９の制御はパケツト挿入制御回路２０からの信号
により行われる。まず各端末装置９−１〜９−Ｎ
のデータをバツフアメモリ１３に書込み場合を説
明する。端末装置は端末アドレス発生回路２２か
らの信号で端末選択回路２４において切替えられ
る。また端末アドレス発生回路２２の出力は、バ
ツフアメモリ１３のアドレスの上位ビツトに相等
しこれにより端末装置別に分割された領域を指定
し、アドレスカウンタ１５により下位ビツトを指
定する。アドレスカウンタ１５はカウントアツプ
する毎に記憶回路１４の端末装置に対応する領域
の内容をカウントアツプした値に書換える。また
アドレスカウンタ１５はデータをｌ個バツフアメ
モリに記憶させる毎にその時の端末アドレスを
FIFO１７に記憶させる。選択される端末装置が
かわつた場合には、その端末装置に対応する記憶
回路１４の領域の内容がアドレスカウンタ１５に
セツトされ、その値からカウントアツプしてアド
レスを指定する。
みアドレスWA、読出しアドレスRAの切替えは
選択回路１８，１９で行われ、選択回路１８，１
９の制御はパケツト挿入制御回路２０からの信号
により行われる。まず各端末装置９−１〜９−Ｎ
のデータをバツフアメモリ１３に書込み場合を説
明する。端末装置は端末アドレス発生回路２２か
らの信号で端末選択回路２４において切替えられ
る。また端末アドレス発生回路２２の出力は、バ
ツフアメモリ１３のアドレスの上位ビツトに相等
しこれにより端末装置別に分割された領域を指定
し、アドレスカウンタ１５により下位ビツトを指
定する。アドレスカウンタ１５はカウントアツプ
する毎に記憶回路１４の端末装置に対応する領域
の内容をカウントアツプした値に書換える。また
アドレスカウンタ１５はデータをｌ個バツフアメ
モリに記憶させる毎にその時の端末アドレスを
FIFO１７に記憶させる。選択される端末装置が
かわつた場合には、その端末装置に対応する記憶
回路１４の領域の内容がアドレスカウンタ１５に
セツトされ、その値からカウントアツプしてアド
レスを指定する。
バツフアメモリ１３の内容を読出す場合には、
FIFO１７に記憶された順に読出しが行われFIFO
１７の出力がアドレスの上位ビツトとなり、書込
みの場合と同様にアドレスカウンタ１６の内容は
カウントアツプする毎に記憶回路１４に記憶され
FIFOが出力する端末アドレスがかわれば端末ア
ドレスに対応する記憶回路１４の領域の内容がア
ドレスカウンタ１６にセツトされる。以上が送信
側において行われるバツフアメモリの制御であ
る。
FIFO１７に記憶された順に読出しが行われFIFO
１７の出力がアドレスの上位ビツトとなり、書込
みの場合と同様にアドレスカウンタ１６の内容は
カウントアツプする毎に記憶回路１４に記憶され
FIFOが出力する端末アドレスがかわれば端末ア
ドレスに対応する記憶回路１４の領域の内容がア
ドレスカウンタ１６にセツトされる。以上が送信
側において行われるバツフアメモリの制御であ
る。
上記の制御は受信側においても同様に行われ
る。なお、受信側ではパケツト抽出回路３で端末
アドレスが順次とりだせるのでFIFO１７は必要
ない。
る。なお、受信側ではパケツト抽出回路３で端末
アドレスが順次とりだせるのでFIFO１７は必要
ない。
以上のようにバツフアメモリ１３を制御するこ
とにより、バツフアメモリ１３を１つしか設けな
いにもかかわらず、端末装置側から見れば、あた
かも独立したバツフアメモリをもつような状態に
なる。
とにより、バツフアメモリ１３を１つしか設けな
いにもかかわらず、端末装置側から見れば、あた
かも独立したバツフアメモリをもつような状態に
なる。
以上説明したように、本発明によれば１つのバ
ツフアメモリ１３と１組のアドレスカウンタを複
数の端末装置で共用できるので、バツフアメモリ
制御回路の規模を小さくできる。また大容量のメ
モリを１つ用意すればよいのでコストも低減でき
る。
ツフアメモリ１３と１組のアドレスカウンタを複
数の端末装置で共用できるので、バツフアメモリ
制御回路の規模を小さくできる。また大容量のメ
モリを１つ用意すればよいのでコストも低減でき
る。
第１図は従来のバツフアメモリ制御方式の概念
図、第２図は本発明の一実施例、第３図ａは本発
明にかかるバツフアメモリの領域構成、ｂは記憶
回路１４の領域構成を示す図である。 １……伝送路、２……パケツト挿入回路、３…
…パケツト抽出回路、９−１〜９−Ｎ，１０−１
〜１０−Ｎ……端末装置、１３……バツフアメモ
リ、１４……記憶回路、１５，１６……アドレス
カウンタ、１７……FIFO、１８，１９……選択
回路、２０……パケツト挿入制御回路、２１……
パケツト抽出制御回路、２２，２３……端末アド
レス発生回路、２４，２５……端末選択回路。
図、第２図は本発明の一実施例、第３図ａは本発
明にかかるバツフアメモリの領域構成、ｂは記憶
回路１４の領域構成を示す図である。 １……伝送路、２……パケツト挿入回路、３…
…パケツト抽出回路、９−１〜９−Ｎ，１０−１
〜１０−Ｎ……端末装置、１３……バツフアメモ
リ、１４……記憶回路、１５，１６……アドレス
カウンタ、１７……FIFO、１８，１９……選択
回路、２０……パケツト挿入制御回路、２１……
パケツト抽出制御回路、２２，２３……端末アド
レス発生回路、２４，２５……端末選択回路。
Claims (1)
- 【特許請求の範囲】 １ 複数の端末装置のデータをパケツト化して伝
送するパケツト伝送で使用されるバツフアメモリ
の制御方式において、 該複数の端末装置に対して１つのバツフアメモ
リと、書き込み、読出しアドレスを指定する１組
のアドレスカウンタとを設け、 該バツフアメモリの領域を該端末装置毎に均等
に割り当てるとともに、アドレスの上位ビツトで
端末装置毎に分割された領域を指定し、下位ビツ
トでデータを格納するパケツトの領域及びパケツ
トの領域内でのデータの格納領域を指定し、 各端末毎のデータの書き込み及び読出し位置を
示すアドレスカウンタがデータの書き込み及び読
出しによりカウントアツプする毎に該記憶回路の
内容を該カウントアツプした値に書き換え、該端
末装置別に分割された領域の指定が変わつた時に
は該領域に対応する該記憶回路の領域の内容を該
アドレスカウントにセツトし、その値からカウン
トアツプしてアドレスを指定するようにしたこと
を特徴とするパケツト伝送におけるバツフアメモ
リ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55145444A JPS5768949A (en) | 1980-10-17 | 1980-10-17 | Buffer memory control system in packet transmission |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55145444A JPS5768949A (en) | 1980-10-17 | 1980-10-17 | Buffer memory control system in packet transmission |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5768949A JPS5768949A (en) | 1982-04-27 |
| JPH0226920B2 true JPH0226920B2 (ja) | 1990-06-13 |
Family
ID=15385368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55145444A Granted JPS5768949A (en) | 1980-10-17 | 1980-10-17 | Buffer memory control system in packet transmission |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5768949A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2539939B1 (fr) * | 1983-01-21 | 1989-03-24 | Thomson Csf Mat Tel | Unite de commutation pour commutateur de donnees numeriques par paquets |
| US4583219A (en) * | 1984-07-16 | 1986-04-15 | At&T Bell Laboratories | Trunk for packet switching |
| JPH0771096B2 (ja) * | 1985-01-14 | 1995-07-31 | 日本電気株式会社 | 複数ル−プを用いたデ−タ送受信方式 |
| US4748618A (en) * | 1986-05-21 | 1988-05-31 | Bell Communications Research, Inc. | Telecommunications interface |
| ZA883232B (en) * | 1987-05-06 | 1989-07-26 | Dowd Research Pty Ltd O | Packet switches,switching methods,protocols and networks |
| US4887076A (en) * | 1987-10-16 | 1989-12-12 | Digital Equipment Corporation | Computer interconnect coupler for clusters of data processing devices |
| US5426639A (en) * | 1991-11-29 | 1995-06-20 | At&T Corp. | Multiple virtual FIFO arrangement |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49106743A (ja) * | 1973-02-10 | 1974-10-09 | ||
| JPS5199422A (ja) * | 1975-02-28 | 1976-09-02 | Oki Electric Ind Co Ltd | |
| JPS545637A (en) * | 1977-06-15 | 1979-01-17 | Hitachi Ltd | Communication control unit |
-
1980
- 1980-10-17 JP JP55145444A patent/JPS5768949A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5768949A (en) | 1982-04-27 |
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