JPH022703A - 半導体メモリの高電圧検出回路及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、イオン注入により情報の書込みを行う半導体
メモリ等に用いられ、入力される電圧が高電圧であるか
否かを検出する半導体メモリの高電圧検出回路に関する
ものである。

〔従来の技術〕

従来の半導体メモリの高電圧検出回路１１を構成するＮ
型ＭＯＳトランジスタＴｒ、は、例えば第３図に示すよ
うに、ドレインＤ、およびゲートＧが互いに接続されて
入力端子ＩＮとされる一方、サブストレートＵが接地さ
れている。上記Ｎ型ＭＯＳトランジスタＴｒ１のソース
Ｓには、Ｐ型Ｍｏｓ＋−ランジスタＴｒ２のソースＳお
よびサブストレートＵが接続されている。

上記Ｐ型ＭＯＳトランジスタＴｒｚのドレインＤは、出
力端子ＯＵＴとされるとともに、Ｎ型ＭＯＳトランジス
タ’ｌ’ｒ＝のドレインＤに接続されている。また、Ｐ
型ＭＯＳ）ランジスタＴｒ２のゲートＧは、電位Ｖｃｃ
の電源に接続されるとともに、Ｎ型ＭＯＳトランジスタ
Ｔｒ３のゲートＧに接続されている。

Ｎ型ＭＯＳトランジスタＴｒ３のソースＳ、およびサブ
ストレートＵは、共に接地されている。

このような半導体メモリの高電圧検出回路では、Ｎ型Ｍ
ＯＳトランジスタＴｒ３は、常時ＯＮ状態になっており
、入力端子ＩＮの電位Ｖｉｎが高電位でない場合、Ｎ型
ＭＯＳトランジスタＴｒ。

、およびＰ型Ｍ’ＯＳトランジスタＴｒ２はＯＦＦ状態
になる。それゆえ、出力端子ＯＵＴの電位Ｖｏｕｔはロ
ーレベルになる。

一方、入力端子ＩＮの電位Ｖｉｎが上昇すると、入力端
子ＩＮとＮ型ＭＯ３ｈランジスタＴｒ。

のソースＳとの間の電位差が大きくなる。

ここで、Ｎ型ＭＯＳｌ−ランジスクＴｒ１　・Ｔｒ。

のスレッショルド電圧、およびソースＳの電位によるバ
ンクゲート効果電圧を、それぞれｖｔｈＮ、およびｖｔ
ｈＮ　“とすると、上記入力端子ＩＮとＮ型ＭＯＳトラ
ンジスタＴｒ、のソースＳとの間の電位差がｖｔｈ、４
＋ｖｔｈ、’以上になったときに、Ｎ型ＭＯＳトランジ
スタＴｒ、はＯＮ状態になる。

このＮ型ＭＯＳトランジスタＴｒ、のＯＮ状態に伴って
、Ｐ型ＭＯＳトランジスタＴｒ２のソースＳの電位が上
昇する。そこで、Ｐ型ＭＯＳトランジスタＴｒ、のスレ
ッショルド電圧をＶ　ｔ　ｈｐとすると、Ｐ型ＭＯＳト
ランジスタＴｒ２のソースＳの電位がＶｃｃ＋１Ｖｔｈ
、１以上になると、こんどは、Ｐ型ＭＯＳトランジスタ
Ｔｒ、もＯＮ状態になり、出力端子ＯＵＴの電位Ｖｏｕ
ｔはハイレベルになる。

すなわち、入力端子ＩＮの電位Ｖｉｎが、Ｖｃｃ＋ＶＬ
ｈＮ＋ＶｔｈＮ　’＋１ｖｔｈ、ｌのときに、出力端子
ＯＵＴにおける電位Ｖｏｕｔのレベルが反転することに
より、入力端子ＩＮの電位■ｉｎが高電位であるか否か
が検出されるようになっていた。

〔発明が解決しようとする課題〕

ところが、上記従来の半導体メモリの高電圧検出回路で
は、出力端子ＯＵＴにおける電位Ｖｏｕｔのレベルを反
転させるための入力端子ＩＮの電位Ｖｉｎは、電源の電
位Ｖｃｃの変動に応じて変化する。それゆえ、例えば第
４図に示すように、入力端子ＩＮの電位Ｖｉｎが一定で
も、電源の電位Ｖｃｃが変動すると出力端子ＯＵＴの電
位Ｖ。

ｕｔは、一定のレベルに定まらず、不安定になるという
問題点を有していた。

〔課題を解決するための手段〕

本発明に係る半導体メモリの高電圧検出回路は、上記の
課題を解決するために、入力される電圧が高電圧である
か否かを検出する半導体メモリの高電圧検出回路におい
て、ゲートを入力端子とする一方、ドレインを出力端子
とし、サブストレートが接地されて、入力バノファを構
成する高スレッショルド電圧のＮ型ＭＯＳトランジスタ
と、上記Ｎ型ＭＯＳトランジスタのドレインにドレイン
が接続され、ソースおよびサブストレートが共に電源に
接続される一方、ゲートが接地されるＰ型ＭＯＳトラン
ジスタと、前記Ｎ型ＭＯＳトランジスタのソースにドレ
インおよびゲートが接続される一方、サブストレートお
よびソースが接地されるＮ型ＭＯＳトランジスタとから
成ることを特徴としている。

〔作　用〕

上記の構成により、出力端子における電位のレベルを反
転させるための入力端子の電位は、電源の電位の変動に
は直接影響されないようにすることができるので、安定
した出力を得ることができる。

また、入力インピーダンスが高くなるので、高電圧検出
回路の入力端子に対して出力をする回路におよぼす影響
を小さくすることもできる。

〔実施例〕

本発明の一実施例を第１図および第２図に基づいて説明
すれば、以下の通りである。

半導体メモリの高電圧検出回路２１を構成する高スレッ
シシルト電圧のＮ型ＭＯＳトランジスタＴｒ、、は、例
えば第１図に示すように、ゲートＧが入力端子ＩＮとさ
れ、ドレインＤが出力端子ＯＵＴとされるとともに、サ
ブストレートＵが接地されて入力バッファ２２を構成し
ている。この高スレッショルド電圧のＮ型ＭＯＳトラン
ジスタＴｒ１２としては、例えば製造工程においてイオ
ン注入を行うことにより、スレッショルド電圧を高くし
たものが用いられる。

上記Ｎ型ＭＯＳトランジスタ’ｒｒ＋ｚのドレインＤに
は、Ｐ型ＭＯＳトランジスタＴｒ、のドレインＤが接続
されている。このＰ型ＭＯＳトランジスタＴｒｌｌのソ
ースＳ１およびサブストレートＵは、共に電位Ｖｃｃの
電源に接続される一方、ゲートＧは接地されている。

また、前記Ｎ型ＭＯＳトランジスタＴ「、２のソースＳ
には、Ｎ型ＭＯＳトランジスタＴｒ、、のドレインＤ、
およびゲートＧが接続されている。このＮ型ＭＯＳトラ
ンジスタＴ「、３のサブストレートＵ、およびソースＳ
は接地されている。

上記の構成において、Ｐ型ＭＯＳトランジスタＴｒ、、
は、ゲートＧが接地されているので、常時ＯＮ状態にな
っている。また、Ｎ型ＭＯＳトランジスタ’ｒｒ＋ｚは
、入力端子ＩＮの電位Ｖｉｎ、すなわちゲートＧが高電
位でない場合にはＯＦＦ状態になり、これに伴ってＮ型
ＭＯ３）乞ンジスタＴｒ１３もＯＦＦ状態になる。

それゆえ、出力端子０ｔＪＴの電位Ｖｏｕｔはハイレベ
ルになる。

一方、入力端子ＩＮの電位Ｖｉｎが上昇した場合には、
Ｎ型ＭＯＳトランジスタＴｒ、、のゲートＧの電位が高
くなる。

ここで、高スレッショルド電圧のＮ型ＭＯＳトランジス
タ’ｒｒｔｚにおけるスレ７シヨルド電圧、およびソー
スＳの電位によるバックゲート効果電圧を、それぞれＶ
ｔｈｒｐ、およびＶｔｈｒｐ”とし、また、Ｎ型ＭＯＳ
トランジスタＴｒ、、のスレッショルド電圧をｖｔｈＮ
とすると、上記入力端子ＩＮの電位ＶｉｎがＶｔｈｒｐ
＋Ｖｔｈｒｐ’＋ｖｔｈ、以上になったときに、Ｎ型Ｍ
ＯＳトランジスタＴｒ、□はＯＮ状態になる。

このＮ型ＭＯＳトランジスタＴｒ、、のＯＮ状態に伴っ
て、Ｎ型ＭＯＳトランジスタＴ　ｒ　１１のゲートの電
位が上昇するので、Ｎ型ＭＯＳトランジスタＴｒ、、も
ＯＮ状態になる。それゆえ、出力端子ＯＵＴの電位Ｖｏ
ｕｔはローレベルになる。

すなわち、入力端子ＩＮの電位Ｖｉｎが、Ｖｔｈｒｐ＋
Ｖｔｈｒｐ　’＋ｖｔｈＮのときに、出力端子ＯＵＴに
おける電位Ｖｏｕｔのレベルが反転するので、入力端子
ＩＮの電位Ｖｉｎが高電位であるか否かが検出される。

ところで、上記のように出力端子ＯＵＴにおける電位Ｖ
ｏｕｔのレベルを反転させるための入力端子ＩＮの電位
Ｖｉｎを示す式における第１項、および第３項は、電源
の電位Ｖｃｃには影響されない。また、第２項は、電源
の電位Ｖｃｃに多少は影響されるが、Ｐ型ＭＯＳトラン
ジスタＴｒ。

、およびＮ型ＭＯＳトランジスタＴｒ、□・Ｔｒ、。

の特性を適当に設定することにより、容易に電源の電位
Ｖｃｃに対する依存性を小さくすることができる。

したがって、例えば第２図に示すように、電源の電位Ｖ
ｃｃが多少変動しても、出力端子ＯＵＴにおける電位Ｖ
ｏｕｔのレベルを反転させるための入力端子ＩＮの電位
Ｖｉｎは、あまり変化しないので、出力端子ＯＵＴにお
ける電位Ｖｏｕｔのレベルを容易に安定させるとかでき
る。

また、上記のように、高スレッショルド電圧のＮ型ＭＯ
ＳトランジスタＴ　ｒ　＋□を用いて入力バッファ２２
を構成することにより、入力インピーダンスが高くなる
ので、高電圧検出回路２１の入力端子ＩＮに対して出力
をする回路におよぼす影響は小さくなる。

なお、上記高スレッショルド電圧のＮ型ＭＯＳトランジ
スタＴｒ、□としては、本実施例のように、製造工程に
おいてイオン注入を行うものに限らないが、このように
イオン注入によってスレッショルド電圧を高くしたもの
を用いる場合には、イオン注入量を制御することにより
、反転レベルを所望のレベルに設定することも容易にで
きる。さらに、高電圧検出°回路２１の用いられる半導
体メモリが、イオン注入マスクにより特定のＭＯＳトラ
ンジスタのスレッショルド電圧を高くすることによって
情報の書込みを行う半導体メモリの場合には、情報の書
込み工程で、上記高スレッショルド電圧のＮ型ＭＯＳト
ランジスタ’ｒｒ＋ｇを同時に形成することができるの
で、特に工程を増やす必要がない。

〔発明の効果〕

本発明に係る半導体メモリの高電圧検出回路は、以上の
ように、入力される電圧が高電圧であるか否かを検出す
る半導体メモリの高電圧検出回路において、ゲートを入
力端子とする一方、ドレインを出力端子とし、サブスト
レートが接地されて、入カバソファを構成する高スレッ
ショルド電圧のＮ型ＭＯＳトランジスタと、上記Ｎ型Ｍ
ＯＳトランジスタのドレインにドレインが接続され、ソ
ースおよびサブストレートが共に電源に接続される一方
、ゲートが接地されるＰ型ＭＯ５）ランジスタと、前記
Ｎ型ＭＯＳトランジスタのソースにドレインおよびゲー
トが接続される一方、サブストレートおよびソースが接
地されるＮ型ＭＯＳトランジスタとから成る構成である
。

これにより、出力端子における電位のレベルを反転させ
るための入力端子の電位は、電源の電位に対する依存性
が少なくなるようにすることができるので、安定した出
力を得ることができる。そのうえ、人力インピーダンス
が高くなるので、高電圧検出回路の入力端子に対して出
力をする回路におよぼす影響を小さくすることができる
という効果を奏する。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例を示すものであ
って、第１図は高電圧検出回路の構成を示す回路図、第
２図は入力端子の電位Ｖｉｎと出力端子の電位Ｖｏｕｔ
との関係を示すグラフである。 第３図および第４図は従来例を示すものであって、第３
図は従来の高電圧検出回路の構成を示す回路図、第４図
は従来の高電圧検出回路における入力端子の電位Ｖｉｎ
と出力端子の電位Ｖｏｕｔとの関係を示すグラフである
。 ２１は高電圧検出回路、２２は入力バッファ、Ｔｒ、、
はＰ型ＭＯＳトランジスタ、Ｔｒ、、は高スレッショル
ド電圧のＮ型ＭＯＳトランジスタ、Ｔｒ１３はＮ型ＭＯ
Ｓトランジスタである。

Claims (1)

【特許請求の範囲】
1. １、入力される電圧が高電圧であるか否かを検出する半
   導体メモリの高電圧検出回路において、ゲートを入力端
   子とする一方、ドレインを出力端子とし、サブストレー
   トが接地されて、入力バツファを構成する高スレッショ
   ルド電圧のＮ型ＭＯＳトランジスタと、上記Ｎ型ＭＯＳ
   トランジスタのドレインにドレインが接続され、ソース
   およびサブストレートが共に電源に接続される一方、ゲ
   ートが接地されるＰ型ＭＯＳトランジスタと、前記Ｎ型
   ＭＯＳトランジスタのソースにドレインおよびゲートが
   接続される一方、サブストレートおよびソースが接地さ
   れるＮ型ＭＯＳトランジスタとから成ることを特徴とす
   る半導体メモリの高電圧検出回路。