JPH022708A - Ｇｔｏサイリスタ用ゲートユニットの保護方法 - Google Patents
Ｇｔｏサイリスタ用ゲートユニットの保護方法Info
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- JPH022708A JPH022708A JP63311778A JP31177888A JPH022708A JP H022708 A JPH022708 A JP H022708A JP 63311778 A JP63311778 A JP 63311778A JP 31177888 A JP31177888 A JP 31177888A JP H022708 A JPH022708 A JP H022708A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
- H03K17/73—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region for DC voltages or currents
- H03K17/732—Measures for enabling turn-off
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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- Power Conversion In General (AREA)
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- Protection Of Static Devices (AREA)
- Thyristor Switches And Gates (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、消去パルスによってＧＴＯサイリスタをスイ
ッチオフするために用いられる制御可能な電子スイッチ
を備え、制御可能な電子スイッチにおいて低下する電圧
を検知し、電圧を所定の特性曲線と比較するＧＴＯサイ
リスタ用ゲートユニットの保護方法に関する。
ッチオフするために用いられる制御可能な電子スイッチ
を備え、制御可能な電子スイッチにおいて低下する電圧
を検知し、電圧を所定の特性曲線と比較するＧＴＯサイ
リスタ用ゲートユニットの保護方法に関する。
［従来の技術］
ＧＴＯサイリスタをトリガするため特別なトリガユニッ
ト、即ちゲートユニットが必要であり、そのゲートター
ミナルを介して、スイッチのオンオフに必要な電流をＧ
ＴＯサイリスタへ送ることは、Ｉ ＥＥＥ論文誌 イン
ダストリアル・エレクトロニクス、ｔＥ３２巻、３号、
１９８５年８月。
ト、即ちゲートユニットが必要であり、そのゲートター
ミナルを介して、スイッチのオンオフに必要な電流をＧ
ＴＯサイリスタへ送ることは、Ｉ ＥＥＥ論文誌 イン
ダストリアル・エレクトロニクス、ｔＥ３２巻、３号、
１９８５年８月。
２０４頁から公知である。ゲートユニットの遮断部が高
電力の電圧電源から成り、この電圧電源は、マイナス消
去パルスを発生させるため、複数の並列なＦＥＴによっ
て構成された制御可能な電子スイッチを介して、ゲート
ユニット出力端へ接続される。ゲートユニットの出力端
に短絡が存在するか、あるいは接続されたＧＴＯサイリ
スタが故障している場合、その際発生する過電流が電子
スイッチのＦＥＴを破壊することがある。
電力の電圧電源から成り、この電圧電源は、マイナス消
去パルスを発生させるため、複数の並列なＦＥＴによっ
て構成された制御可能な電子スイッチを介して、ゲート
ユニット出力端へ接続される。ゲートユニットの出力端
に短絡が存在するか、あるいは接続されたＧＴＯサイリ
スタが故障している場合、その際発生する過電流が電子
スイッチのＦＥＴを破壊することがある。
ゲートユニットが端子で短絡する場合、駆動の最大値以
上の高い過電流が発生して、短時間だがＦＥＴを破壊す
る。ＧＴＯサイリスタが故障した場合、−数的には、規
則的なＧＴＯ消去パルスのレベルかそれ以下のレベルの
Ｇ’Ｊｆのみが生じる。
上の高い過電流が発生して、短時間だがＦＥＴを破壊す
る。ＧＴＯサイリスタが故障した場合、−数的には、規
則的なＧＴＯ消去パルスのレベルかそれ以下のレベルの
Ｇ’Ｊｆのみが生じる。
しかし、こうした漏電は消去パルスの最大限の持続時間
より遥かに長い時間流れるので、この場合も、ＦＥＴは
危険に晒されている。
より遥かに長い時間流れるので、この場合も、ＦＥＴは
危険に晒されている。
［発明が解決しようとする課題］
本発明の課題は、ＧＴＯサイリスタをスイッチオフする
ために用いられる制御可能な電子スイッチを、端子短絡
の発生の際及びＧＴＯサイリスタの故障の際に確実に保
護するＧＴＯサイリスタ用ゲートユニットの保護方法を
提供することにある。
ために用いられる制御可能な電子スイッチを、端子短絡
の発生の際及びＧＴＯサイリスタの故障の際に確実に保
護するＧＴＯサイリスタ用ゲートユニットの保護方法を
提供することにある。
［課題を解決するための手段］
上記の課題は、特性曲線が、電子スイッチの短時間に可
能な最大限の負荷容量及び連続負荷容量に適合した時間
関数であり、検知された切換電圧が所定の特性曲線を越
えるや否や、電子スイッチが閉じられることにより解決
される。
能な最大限の負荷容量及び連続負荷容量に適合した時間
関数であり、検知された切換電圧が所定の特性曲線を越
えるや否や、電子スイッチが閉じられることにより解決
される。
［発明の利点］
本発明の特別な利点は、上記の保護方法が費用も労力も
あまり必要としないことにある。上記の保護方法によっ
て、２つの異なった欠陥（端子短絡、ＧＴＯサイリスタ
の故障）を確実に抑制出来る。その際、・制御可能な電
子スイッチの短時間に６■能な最大限の負荷容量及び連
続負荷容量を蕩尽することか出来る。
あまり必要としないことにある。上記の保護方法によっ
て、２つの異なった欠陥（端子短絡、ＧＴＯサイリスタ
の故障）を確実に抑制出来る。その際、・制御可能な電
子スイッチの短時間に６■能な最大限の負荷容量及び連
続負荷容量を蕩尽することか出来る。
［実施例］
以下、図面を参照して本発明を実施例に基づいて説明す
る。
る。
第１図は電力用ＭＯＳ形ＦＥＴの出力特性曲線を示して
いる。（ドレーン電源電圧ＵＤＳは約１０Ｖまで、ドレ
ーン電流ｉＤは約２０ＯＡまで、ゲート電源電圧ＵＧＳ
は約１７Ｖまで、単一パルスのパルス持続時間は約７５
μｓである）。
いる。（ドレーン電源電圧ＵＤＳは約１０Ｖまで、ドレ
ーン電流ｉＤは約２０ＯＡまで、ゲート電源電圧ＵＧＳ
は約１７Ｖまで、単一パルスのパルス持続時間は約７５
μｓである）。
ＦＥＴによるドレーン電流がＦＥＴにおけるドレーン電
源電圧ＵＤＳに影響を受けることが示されている。その
際、ＦＥＴにおけるゲート電源電圧ＵＧＳ （制御電圧
）はパラメータとして用いられる。特性曲線は、制御が
最高になった時、電力用ＭＯＳ形ＦＥＴも通常のＦＥＴ
の典型的な特性を示すことを示している。ドレーン電源
電圧ＵＤＳが比較的低い時は、ＥＦＴは電流に比例した
電圧低下を伴うオーム抵抗のように作用する。これに対
し、ドレーン電源電圧が比較的高レベル領域であるとき
には、ＦＥＴは電源のように作用する。即ち、ドレーン
電流ｉＤはドレーン電源電圧ＵＤＳに左右されるのであ
る。２つの作用方法の間には、既に、幅の広い移行領域
が存在する。
源電圧ＵＤＳに影響を受けることが示されている。その
際、ＦＥＴにおけるゲート電源電圧ＵＧＳ （制御電圧
）はパラメータとして用いられる。特性曲線は、制御が
最高になった時、電力用ＭＯＳ形ＦＥＴも通常のＦＥＴ
の典型的な特性を示すことを示している。ドレーン電源
電圧ＵＤＳが比較的低い時は、ＥＦＴは電流に比例した
電圧低下を伴うオーム抵抗のように作用する。これに対
し、ドレーン電源電圧が比較的高レベル領域であるとき
には、ＦＥＴは電源のように作用する。即ち、ドレーン
電流ｉＤはドレーン電源電圧ＵＤＳに左右されるのであ
る。２つの作用方法の間には、既に、幅の広い移行領域
が存在する。
特性曲線から明らかな作用は、下記の保護法にとって重
要な観点を示している。制御電圧ＵＧＳが分っている限
り、ＥＦＴのドレーン電源電流ＵＤＳを知っていれば、
流れるドレーン電流を推測することが出来ることは明ら
かである。更に、ドレーン電流ｉＤが、ドレーン電源電
圧ＵＤＳの一定のしきい値以降、ＦＥＴ自体によって与
えられた最大値を越えないことも明らかである。経験が
示すように、ＦＥＴはこの極大電流の際に数マイクロセ
カンドの間（パルス持続時間）駆動を障害なく続行する
。
要な観点を示している。制御電圧ＵＧＳが分っている限
り、ＥＦＴのドレーン電源電流ＵＤＳを知っていれば、
流れるドレーン電流を推測することが出来ることは明ら
かである。更に、ドレーン電流ｉＤが、ドレーン電源電
圧ＵＤＳの一定のしきい値以降、ＦＥＴ自体によって与
えられた最大値を越えないことも明らかである。経験が
示すように、ＦＥＴはこの極大電流の際に数マイクロセ
カンドの間（パルス持続時間）駆動を障害なく続行する
。
保護方法はＦＥＴの上記の性質を適切に利用する。過電
流によって生起されたＦＥＴの過負荷を示すインジケー
タとして、トランジスタのドレーン電源電圧ＵＤＳが利
用される。このドレーン電源電圧ＵＤＳが、特性曲線（
Ｋ Ｌ、第３図を参照せよ）の所定のしきい値と比較さ
れる。ドレーン電源電圧ＵＤＳが特性曲線のしきい値を
越えると、ＦＥＴは強制的に閉じられるので、過電ｔＭ
、（漏電）は遮断される。特性曲線は、その都度中じる
荷重を顧慮しつつ、通常動作において予期されるＦＥＴ
の電流の流れに適応された時間関数であるユ。
流によって生起されたＦＥＴの過負荷を示すインジケー
タとして、トランジスタのドレーン電源電圧ＵＤＳが利
用される。このドレーン電源電圧ＵＤＳが、特性曲線（
Ｋ Ｌ、第３図を参照せよ）の所定のしきい値と比較さ
れる。ドレーン電源電圧ＵＤＳが特性曲線のしきい値を
越えると、ＦＥＴは強制的に閉じられるので、過電ｔＭ
、（漏電）は遮断される。特性曲線は、その都度中じる
荷重を顧慮しつつ、通常動作において予期されるＦＥＴ
の電流の流れに適応された時間関数であるユ。
保護方法を更に説明するため、第２図にはＦＥＴを保護
するための略図が示されている。
するための略図が示されている。
ＧＴＯサイリスタ１が陽極Ａと、陰極にと、ゲートＧと
によって構成されることは明らかである。
によって構成されることは明らかである。
ＧＴＯサイリスタ１のトリガ（スイッチオン及びオフ）
はゲートユニット（トリガユニット）２によって行われ
る。このゲートユニット２は、ＧＴＯサイリスタ１をス
イッチオフするため、ドレーンＤと、ソースＳとゲート
Ｇとを備えたＦＥＴ３を有する。通常、複数の電力用Ｍ
ＯＳ形ＦＥＴが並列接続され制御されているが、以下で
は１個のＦＥＴがあるものと見なす。ソースＳは直流電
圧電源４の陰極に接続されている。ドレンＤは、ゲート
ユニット２の出力端５を介して、ＧＴＯサイリスタ１の
ゲートＧに接続されている。
はゲートユニット（トリガユニット）２によって行われ
る。このゲートユニット２は、ＧＴＯサイリスタ１をス
イッチオフするため、ドレーンＤと、ソースＳとゲート
Ｇとを備えたＦＥＴ３を有する。通常、複数の電力用Ｍ
ＯＳ形ＦＥＴが並列接続され制御されているが、以下で
は１個のＦＥＴがあるものと見なす。ソースＳは直流電
圧電源４の陰極に接続されている。ドレンＤは、ゲート
ユニット２の出力端５を介して、ＧＴＯサイリスタ１の
ゲートＧに接続されている。
ドレーンＧ内を流れる電流はｉＤで表わされる。
直流電圧電源４の陽極はゲートユニット２の別個の出力
端６を介してＧＴＯサイリスタ１の陽極Ｋに接続されて
いる。電圧検出装置７は、トレー・・ンＤとソースＳの
間に生じたドレーン電源電圧ＵＤＳを検出し、評価装置
８にこのドレーン電源電圧ＵＤＳを伝える。制御装置９
はゲートＧに制御信号Ｃを送る。この制御信号Ｃも評価
装置８へ送られる。命令Ｂ（禁止命令／導通命令）が入
力側で制御装置９に結合されており、必要な場合は禁止
命令Ｅが評価装置８に結合されている。
端６を介してＧＴＯサイリスタ１の陽極Ｋに接続されて
いる。電圧検出装置７は、トレー・・ンＤとソースＳの
間に生じたドレーン電源電圧ＵＤＳを検出し、評価装置
８にこのドレーン電源電圧ＵＤＳを伝える。制御装置９
はゲートＧに制御信号Ｃを送る。この制御信号Ｃも評価
装置８へ送られる。命令Ｂ（禁止命令／導通命令）が入
力側で制御装置９に結合されており、必要な場合は禁止
命令Ｅが評価装置８に結合されている。
評価装置８は、制御信号Ｃが発生されると、検出された
ドレーン電源電圧ＵＤＳを、所定の特性曲線（ＫＬ、第
３図、基準電圧、時間関数を参照）と比較する。ドレー
ン電源電圧ＵＤＳが所定の特性曲線のしきい値を越える
と、評価装置８は、電流をＦＥＴによって遮断するため
、制御装置９に禁止信号Ｅを送る。こうして、ＥＦＴ３
は過電流（漏電）による破壊に対し保護される。検出さ
れたドレーン電源電圧ＵＤＳが、評価装置８によってモ
ニタされた時間領域全体において、特性曲線のしきい値
以下にある場合、評価装置８側から応答は全くない。Ｅ
ＦＴ３が閉じられる（制御信号が発生されない）と、評
価装置８はスイッチオフされる。
ドレーン電源電圧ＵＤＳを、所定の特性曲線（ＫＬ、第
３図、基準電圧、時間関数を参照）と比較する。ドレー
ン電源電圧ＵＤＳが所定の特性曲線のしきい値を越える
と、評価装置８は、電流をＦＥＴによって遮断するため
、制御装置９に禁止信号Ｅを送る。こうして、ＥＦＴ３
は過電流（漏電）による破壊に対し保護される。検出さ
れたドレーン電源電圧ＵＤＳが、評価装置８によってモ
ニタされた時間領域全体において、特性曲線のしきい値
以下にある場合、評価装置８側から応答は全くない。Ｅ
ＦＴ３が閉じられる（制御信号が発生されない）と、評
価装置８はスイッチオフされる。
評価装置８を更に説明するため、第３図にはＦＥＴにお
ける電流電圧曲線と、評価装置８の特性曲線が示されて
いる。詳しくは、第３図の上図には、ドレーン電源電圧
ＵＤＳＩ（実線）と、ドレーン電源電圧ＵＤＳ２（点線
）と、ドレーン電源電圧ＵＤＳ３（鎖線）と、評価装置
８の特性曲線ＫＬ（鎖線）との時間的経過が図示されて
おり第３図の下図には、ドレーン電流ｉＤ１ （実線）
と、ドレーン電流１Ｄ２（点線）と、ドレーン電流１Ｄ
３（鎖線）との時間的経過が図示されている。
ける電流電圧曲線と、評価装置８の特性曲線が示されて
いる。詳しくは、第３図の上図には、ドレーン電源電圧
ＵＤＳＩ（実線）と、ドレーン電源電圧ＵＤＳ２（点線
）と、ドレーン電源電圧ＵＤＳ３（鎖線）と、評価装置
８の特性曲線ＫＬ（鎖線）との時間的経過が図示されて
おり第３図の下図には、ドレーン電流ｉＤ１ （実線）
と、ドレーン電流１Ｄ２（点線）と、ドレーン電流１Ｄ
３（鎖線）との時間的経過が図示されている。
ドレーン電源電圧ＵＤＳＩとドレーン電流ｉＤ１はＦＥ
Ｔの支障のない駆動に対応して（・る。時点ｔ１に、制
御信号Ｃ（第２図参照）によってＦＥＴ３がオンされる
。ドレーン電源電圧ＵＤＳＩは、ｔ１直後、第１の最小
値へと下がり、時点ｔ３で第１のピーク値に達した後、
時点ｔ４で低下するが、次いで時点５で第２のピーク値
・上がり、時点７で指数的に値０まで下がる。ドｌ−ン
電流ｉＤ１は時点３まで上がって第１のピーク値になる
が、時点ｔ４で第１の最小値１２に下がり、時点５で第
２のピーク値ｉ３″軌跡電流“に上がり、時点７で指数
的に値０まで下がる。
Ｔの支障のない駆動に対応して（・る。時点ｔ１に、制
御信号Ｃ（第２図参照）によってＦＥＴ３がオンされる
。ドレーン電源電圧ＵＤＳＩは、ｔ１直後、第１の最小
値へと下がり、時点ｔ３で第１のピーク値に達した後、
時点ｔ４で低下するが、次いで時点５で第２のピーク値
・上がり、時点７で指数的に値０まで下がる。ドｌ−ン
電流ｉＤ１は時点３まで上がって第１のピーク値になる
が、時点ｔ４で第１の最小値１２に下がり、時点５で第
２のピーク値ｉ３″軌跡電流“に上がり、時点７で指数
的に値０まで下がる。
ドレーン電源電圧ＵＤＳ２とドレーン電流ｉＤ２はゲー
トユニット２の２つの出力端５，６の間の端子短絡の際
のＦＥＴの駆動に対応している。ドレーン電源電圧ＵＤ
Ｓ２は、ｔ１直後、最小値へと下がるが、次いで急上昇
する。時点ｔ２で、ドレーン電源電圧ＵＤＳ２と特性曲
線ＫＬのしきい値との間で交点が生じる。ドレーン電流
ｉＤ２はｔ１以降上がり、時点ｔ２でスイッチオフＭ
ｉ ４に達する。ｔ２は、評価装置８によってＦＥＴが
強制的にスイッチオフされる時点である。
トユニット２の２つの出力端５，６の間の端子短絡の際
のＦＥＴの駆動に対応している。ドレーン電源電圧ＵＤ
Ｓ２は、ｔ１直後、最小値へと下がるが、次いで急上昇
する。時点ｔ２で、ドレーン電源電圧ＵＤＳ２と特性曲
線ＫＬのしきい値との間で交点が生じる。ドレーン電流
ｉＤ２はｔ１以降上がり、時点ｔ２でスイッチオフＭ
ｉ ４に達する。ｔ２は、評価装置８によってＦＥＴが
強制的にスイッチオフされる時点である。
ＦＥＴによって破壊なく短時間に実行されるドレーン電
流のピーク値はｉＤ５である。ドレーン電流の上記スイ
ッチオフ値１４はピーク値ｉ５に達することも、越える
ことも出来ない。
流のピーク値はｉＤ５である。ドレーン電流の上記スイ
ッチオフ値１４はピーク値ｉ５に達することも、越える
ことも出来ない。
ドレーン電源電圧ＵＤＳ３とドレーン電流ｉＤ３は、Ｇ
ＴＯサイリスタが故障した場合のＦＥＴ３の駆動に対応
している。ドレーン電源電圧ＵＤＳ３は、駆動が支障な
かった場合のように、ｔ１直後に最小値Ｕ１に低下する
が、ｔ３とｔ４の間にピーク値Ｕ６へ緩慢に上昇した後
、比較的緩慢に低下する。ピーク値Ｕ６は、駆動が支障
ない場合、ピーク値Ｕ２より僅かに少ない。図面に見ら
れる時間内では、ドレーン電源電圧ＵＤＳ３は値Ｏに達
しない。時点ｔ６で、ドレーン電源電圧ＵＤＳ３と特性
曲線ＫＬのしきい値との間で交点が生じる。ドレーン電
流ｉＤ３はｔ１以降、ｔ３とｔ４の間でピークｉ６に達
するが、その後緩慢に低下する。ピーク値ｉ６は、駆動
が支障ない場合、ピーク値１１より僅かに少ない。図面
に見られる時間内では、ｉＤ３は値０に達しない。
ＴＯサイリスタが故障した場合のＦＥＴ３の駆動に対応
している。ドレーン電源電圧ＵＤＳ３は、駆動が支障な
かった場合のように、ｔ１直後に最小値Ｕ１に低下する
が、ｔ３とｔ４の間にピーク値Ｕ６へ緩慢に上昇した後
、比較的緩慢に低下する。ピーク値Ｕ６は、駆動が支障
ない場合、ピーク値Ｕ２より僅かに少ない。図面に見ら
れる時間内では、ドレーン電源電圧ＵＤＳ３は値Ｏに達
しない。時点ｔ６で、ドレーン電源電圧ＵＤＳ３と特性
曲線ＫＬのしきい値との間で交点が生じる。ドレーン電
流ｉＤ３はｔ１以降、ｔ３とｔ４の間でピークｉ６に達
するが、その後緩慢に低下する。ピーク値ｉ６は、駆動
が支障ない場合、ピーク値１１より僅かに少ない。図面
に見られる時間内では、ｉＤ３は値０に達しない。
駆動が支障ない場合と、「端子短絡Ｊ及びｒＧＴｏサイ
リスタの故障」といったエラーが生じた場合の電流電圧
曲線を総括的に見れば、ＦＥＴにおける「端子短絡」と
いうエラーが生じた場合、ピーク値ｉ５を越える高い過
電流（ｉＤ２参照）が、大きな電圧降下と共に、ＦＥＴ
（ＵＤＳ２を参照）のドレーン争ソース路に生じるこ
とが認められる。
リスタの故障」といったエラーが生じた場合の電流電圧
曲線を総括的に見れば、ＦＥＴにおける「端子短絡」と
いうエラーが生じた場合、ピーク値ｉ５を越える高い過
電流（ｉＤ２参照）が、大きな電圧降下と共に、ＦＥＴ
（ＵＤＳ２を参照）のドレーン争ソース路に生じるこ
とが認められる。
その際、ＦＥＴは短時間破壊される。ｒＧＴＯサイリス
タの故障」というエラーが起これば、−数的には、規則
的なドレーン電流（ｉＤｌを参照）の大きさの漏電かあ
るいはそれ以下の漏電が生じる。しかし、こうした漏電
（ｉＤ３を参照）は短時間の消去パルス（ｉＤｌを参照
）の最大の持続時間よりも遥かに長時間流れるので、こ
うしたエラーの際も、ＦＥＴは危険に晒される。
タの故障」というエラーが起これば、−数的には、規則
的なドレーン電流（ｉＤｌを参照）の大きさの漏電かあ
るいはそれ以下の漏電が生じる。しかし、こうした漏電
（ｉＤ３を参照）は短時間の消去パルス（ｉＤｌを参照
）の最大の持続時間よりも遥かに長時間流れるので、こ
うしたエラーの際も、ＦＥＴは危険に晒される。
評価装置８の特性曲線ＫＬは、２つの危険なエラーが生
じてもＦＥＴは確実に保護されるように形成されている
。このために、特性曲線ＫＬは第１の時間間隔Ｔ１にし
きい値Ｕ７を有する。しきい値Ｕ７は： ＦＥＴ３が支
障なく駆動する場合（ＧＴＯサイリスタの規則的な消去
電流は生じるか、「端子短絡」はなく、ＧＴＯサイリス
タは故障しない場合）、ドレーン電源電圧（ＵＤＳ１）
がそのしきい値Ｕ７に達しないが、ゲートユニット２に
「端子短絡」が生じる場合にしきい値Ｕ７を越えてしま
う（ＵＤＳ２を参照）ように設定されている。時間間隔
Ｔ１の持続時間は、ＧＴＯサイリスタの消去電流が「最
悪の場合」という条件下にも実質的に減衰しているよう
に設定されている。Ｔ１の経過後、第２の時間間隔Ｔ２
の間の特性曲線ＫＬのしきい値は、ＦＥＴの確実な連続
負荷のみが考慮される限り、時間に左右されて値Ｕ８ま
で低下する。このことが起こるのは、ＦＥＴが第２の時
間間隔Ｔ２において、支障ない駆動の際、極小のドレー
ン電流（ｉＤｌ）のみを導通するからである。第２の時
間間隔Ｔ２における特性曲線ＫＬのしきい値Ｕ８は、評
価装置８がＦＥＴを介して流れるＧＴＯサイリスタの通
常の“軌跡電流” （ｔ４及びｔ７の間のＵＤＳＩ又は
ｉＤｌを参照）によって起動しないように、設定されて
いる。第２の時間間隔Ｔ２の持続時間は、駆動が支障な
い場合にドレーン電流（ｉＤｌ）が減衰されているほど
に長くなくてはならない。
じてもＦＥＴは確実に保護されるように形成されている
。このために、特性曲線ＫＬは第１の時間間隔Ｔ１にし
きい値Ｕ７を有する。しきい値Ｕ７は： ＦＥＴ３が支
障なく駆動する場合（ＧＴＯサイリスタの規則的な消去
電流は生じるか、「端子短絡」はなく、ＧＴＯサイリス
タは故障しない場合）、ドレーン電源電圧（ＵＤＳ１）
がそのしきい値Ｕ７に達しないが、ゲートユニット２に
「端子短絡」が生じる場合にしきい値Ｕ７を越えてしま
う（ＵＤＳ２を参照）ように設定されている。時間間隔
Ｔ１の持続時間は、ＧＴＯサイリスタの消去電流が「最
悪の場合」という条件下にも実質的に減衰しているよう
に設定されている。Ｔ１の経過後、第２の時間間隔Ｔ２
の間の特性曲線ＫＬのしきい値は、ＦＥＴの確実な連続
負荷のみが考慮される限り、時間に左右されて値Ｕ８ま
で低下する。このことが起こるのは、ＦＥＴが第２の時
間間隔Ｔ２において、支障ない駆動の際、極小のドレー
ン電流（ｉＤｌ）のみを導通するからである。第２の時
間間隔Ｔ２における特性曲線ＫＬのしきい値Ｕ８は、評
価装置８がＦＥＴを介して流れるＧＴＯサイリスタの通
常の“軌跡電流” （ｔ４及びｔ７の間のＵＤＳＩ又は
ｉＤｌを参照）によって起動しないように、設定されて
いる。第２の時間間隔Ｔ２の持続時間は、駆動が支障な
い場合にドレーン電流（ｉＤｌ）が減衰されているほど
に長くなくてはならない。
ＧＴＯサイリスタが故障した場合のドレーン電源電圧Ｕ
ＤＳ３が、時間間隔Ｔ２において支障なく駆動する場合
の電圧よりも高いので、評価装置８の特性曲線ＫＬを越
えてしまう。
ＤＳ３が、時間間隔Ｔ２において支障なく駆動する場合
の電圧よりも高いので、評価装置８の特性曲線ＫＬを越
えてしまう。
第４図には、評価装置８を保護するための詳細な実施例
が示されている。個々に認められるように、ダイオード
１０の陰極はＦＥＴ３のドレーンＤに接続されている。
が示されている。個々に認められるように、ダイオード
１０の陰極はＦＥＴ３のドレーンＤに接続されている。
ダイオード１０の陽極は制御可能な電子スイッチ１１を
介してアースに接続可能である。電子スイッチ１１は制
御装置９によってトリガされると同時に、ダイオード１
０の陽極はコンデンサ１２を介してＦＥＴ３の電源とコ
ンパレータ１３のマイナス入力端に接続され、抵抗１４
を介してプラスの直流電圧ＵＧＩに接続されている。抵
抗１５は直流電圧ＵＧＩとコンバータ１３の出力端に接
続されている。別の抵抗１６はコンパレータ１３の出力
端とＦＥＴ用制御装置９の間に設置されている。
介してアースに接続可能である。電子スイッチ１１は制
御装置９によってトリガされると同時に、ダイオード１
０の陽極はコンデンサ１２を介してＦＥＴ３の電源とコ
ンパレータ１３のマイナス入力端に接続され、抵抗１４
を介してプラスの直流電圧ＵＧＩに接続されている。抵
抗１５は直流電圧ＵＧＩとコンバータ１３の出力端に接
続されている。別の抵抗１６はコンパレータ１３の出力
端とＦＥＴ用制御装置９の間に設置されている。
コンパレータ１３のプラス入力端は抵抗１７を介してプ
ラスの直流電圧ＵＧ２に接続されており、抵抗１７へ直
列接続された抵抗１８を介して２つのダイオード１９．
２０の陽極の共通の接合点に接続されている。ダイオー
ド２０の陰極は制御可能な電子スイッチ２１を介してア
ースに接続可能である。電子スイッチ２１は制御装置９
によってトリガされる。ダイオード１９の陰極はコンデ
ンサ２２及び並列抵抗２３を介してアースに接続され、
ツェナーダイオード２４の陰極に接続されている。ツェ
ナーダイオード２４の陽極は抵抗１７とコンパレータ１
３のプラス入力端との接合点に接続されており、別のツ
ェナーダイオード２５の陰極−陽極区間を介して接続さ
れている。直流電圧電源４の陰極もアースに接続されて
いる。
ラスの直流電圧ＵＧ２に接続されており、抵抗１７へ直
列接続された抵抗１８を介して２つのダイオード１９．
２０の陽極の共通の接合点に接続されている。ダイオー
ド２０の陰極は制御可能な電子スイッチ２１を介してア
ースに接続可能である。電子スイッチ２１は制御装置９
によってトリガされる。ダイオード１９の陰極はコンデ
ンサ２２及び並列抵抗２３を介してアースに接続され、
ツェナーダイオード２４の陰極に接続されている。ツェ
ナーダイオード２４の陽極は抵抗１７とコンパレータ１
３のプラス入力端との接合点に接続されており、別のツ
ェナーダイオード２５の陰極−陽極区間を介して接続さ
れている。直流電圧電源４の陰極もアースに接続されて
いる。
第４図に基づく回路の機能方法を説明するため前提とす
べきことは、ＦＥＴ３におけるドレーン電源電圧ＵＤＳ
が、ダイオード１０及び１４によって構成される「クラ
ンプ回路」を介してコンパレータ１３のマイナス入力端
へ送られることである。ＦＥＴ３がスイッチオフされた
状態で生じる比較的高い電圧ＵＤＳをコンパレータ１３
によって極めて高い過電流として間違いなく解するため
に、電子スイッチ１１がコンパレータ１３のマイナス入
力端をアースへ接続するのは、ＦＥＴがオフの状態にあ
る場合であり、即ち、電子スイッチ１１はＦＥＴが非導
通の除閉じており、ＦＥＴが導通の開開いている場合で
ある。このことは、第２図において述べたように制御信
号Ｃに従って評価装置８をスイッチオフすることに対応
している。
べきことは、ＦＥＴ３におけるドレーン電源電圧ＵＤＳ
が、ダイオード１０及び１４によって構成される「クラ
ンプ回路」を介してコンパレータ１３のマイナス入力端
へ送られることである。ＦＥＴ３がスイッチオフされた
状態で生じる比較的高い電圧ＵＤＳをコンパレータ１３
によって極めて高い過電流として間違いなく解するため
に、電子スイッチ１１がコンパレータ１３のマイナス入
力端をアースへ接続するのは、ＦＥＴがオフの状態にあ
る場合であり、即ち、電子スイッチ１１はＦＥＴが非導
通の除閉じており、ＦＥＴが導通の開開いている場合で
ある。このことは、第２図において述べたように制御信
号Ｃに従って評価装置８をスイッチオフすることに対応
している。
コンパレータ１３のマイナス入力端に生じた基準電圧（
特性曲線ＫＬ）は、時間関数に従って発生する。それは
、ＧＴＯサイリスタ１のゲートでのピーク負荷が保護を
解除しないようにするためであり、比較的低く且つ長時
間持続する漏電（第３図のｉＤ３及びＵＤＳ３を参照）
を止めるためである。基準電圧発生器は抵抗１７．１８
．２３、コンデンサ２２、スイッチ２１、ダイオード１
９゜２０、ツェナーダイオード２４．２５及び直流電圧
ＵＧ２によって構成される。
特性曲線ＫＬ）は、時間関数に従って発生する。それは
、ＧＴＯサイリスタ１のゲートでのピーク負荷が保護を
解除しないようにするためであり、比較的低く且つ長時
間持続する漏電（第３図のｉＤ３及びＵＤＳ３を参照）
を止めるためである。基準電圧発生器は抵抗１７．１８
．２３、コンデンサ２２、スイッチ２１、ダイオード１
９゜２０、ツェナーダイオード２４．２５及び直流電圧
ＵＧ２によって構成される。
ＦＥＴ３のスイッチオンの直後、特性曲線ＫＬ（基準レ
ベル）のしきい値は、まず、Ｕ７（例えば、Ｕ ７−３
Ｖ、第３図を参照）である。このしきい値では、通常
用いられる電力用ＭＯＳ形ＦＥＴは、例えば１００Ａの
ドレーン電流を導通させることが出来る。これが十分で
あるのは、ＧＴＯスイッチオフパルスを発生する複数の
電力用ＭＯＳ形ＦＥＴを並列接続する場合である。
ベル）のしきい値は、まず、Ｕ７（例えば、Ｕ ７−３
Ｖ、第３図を参照）である。このしきい値では、通常
用いられる電力用ＭＯＳ形ＦＥＴは、例えば１００Ａの
ドレーン電流を導通させることが出来る。これが十分で
あるのは、ＧＴＯスイッチオフパルスを発生する複数の
電力用ＭＯＳ形ＦＥＴを並列接続する場合である。
例えば４０μｓという時間間隔Ｔ１の後、特性曲線ＫＬ
のしきい値は指数的にＵ８（例えばＵ３−１．５Ｖ）に
低下される。しきい値がＵ８の場合、電力用ＭＯＳ形Ｆ
ＥＴの連続駆動は確実である。
のしきい値は指数的にＵ８（例えばＵ３−１．５Ｖ）に
低下される。しきい値がＵ８の場合、電力用ＭＯＳ形Ｆ
ＥＴの連続駆動は確実である。
基準電圧発生器は以下のように機能する。
ＦＥＴ３が非導通である（ＧＴＯサイリスタが導通する
）場合、電子スイッチ２１は開いている。
）場合、電子スイッチ２１は開いている。
ＦＥＴ３が導通している場合、電子スイッチ２１は閉じ
られている。ＦＥＴ３が非導通であって、スイッチが開
いている場合、ＵＧＳ２の電流は抵抗１８、ダイオード
１９、閉じ方向に作動されるツェナーダイオード２５を
介してアースへ流れる。
られている。ＦＥＴ３が非導通であって、スイッチが開
いている場合、ＵＧＳ２の電流は抵抗１８、ダイオード
１９、閉じ方向に作動されるツェナーダイオード２５を
介してアースへ流れる。
コンパレータ１３のプラス入力端に接続された基準電圧
（特性曲線ＫＬ）は、ツェナーダイオード２５によって
規定される“開始値”Ｕ７を有する。
（特性曲線ＫＬ）は、ツェナーダイオード２５によって
規定される“開始値”Ｕ７を有する。
コンデンサ２２は、ツェナーダイオード２４゜２５によ
って規定される電圧に充電されている。
って規定される電圧に充電されている。
時点ｔ１で、ＦＥＴ３がスイッチオンされると同時に、
スイッチ２１は閉じられている。これによって、ダイオ
ード１９の陽極はダイオード２０を介してアースに接続
されている。（必要な場合、回路は、ＦＥＴ３がスイッ
チ自体２１によってスイッチオンされると同時に、ダイ
オード１９の陽極がアースに接続されるように、形成さ
れている）。これによって、ダイオード１９及びツェナ
ーダイオード２４が即座に閉じる。コンパレータ１３の
プラスの入力端に生じた基準電圧（特性曲線ＫＬ）は、
時間間隔ｔ１において、抵抗１７及びツェナーダイオー
ド２５を介して維持され、依然Ｕ７である。コンデンサ
２２は、その他の基準電圧発生器によって完全に減結合
され、抵抗２３を介して放電される。コンデンサ２２の
電圧の一定値以下、ツェナーダイオード２４は順方向に
導通する。これは第３図の時点ｔ５に対応する。
スイッチ２１は閉じられている。これによって、ダイオ
ード１９の陽極はダイオード２０を介してアースに接続
されている。（必要な場合、回路は、ＦＥＴ３がスイッ
チ自体２１によってスイッチオンされると同時に、ダイ
オード１９の陽極がアースに接続されるように、形成さ
れている）。これによって、ダイオード１９及びツェナ
ーダイオード２４が即座に閉じる。コンパレータ１３の
プラスの入力端に生じた基準電圧（特性曲線ＫＬ）は、
時間間隔ｔ１において、抵抗１７及びツェナーダイオー
ド２５を介して維持され、依然Ｕ７である。コンデンサ
２２は、その他の基準電圧発生器によって完全に減結合
され、抵抗２３を介して放電される。コンデンサ２２の
電圧の一定値以下、ツェナーダイオード２４は順方向に
導通する。これは第３図の時点ｔ５に対応する。
ｔ５以降、コンパレータ１３のプラスの入力端に生じた
基準電圧（特性曲線ＫＬ）は、導通するツェナーダイオ
ード２４を介して、コンデンサ２２の電圧に追従する。
基準電圧（特性曲線ＫＬ）は、導通するツェナーダイオ
ード２４を介して、コンデンサ２２の電圧に追従する。
その際、コンデンサ２２は抵抗２３を介して依然放電さ
れる。これは第３図の時間間隔Ｔ２に対応する。
れる。これは第３図の時間間隔Ｔ２に対応する。
この時間間隔Ｔ２では、コンパレータ１３の基準電圧は
、その最終値（Ｕ８）に達するまで、抵抗１７．２２及
び２３の合成ＲＣ時定数に従って、指数的に低下する。
、その最終値（Ｕ８）に達するまで、抵抗１７．２２及
び２３の合成ＲＣ時定数に従って、指数的に低下する。
Ｕ８は、ツェナーダイオード２４の導通電圧を考慮しつ
つ抵抗１７及び２３によって電圧ＵＧ２を分割すること
から生じる。
つ抵抗１７及び２３によって電圧ＵＧ２を分割すること
から生じる。
第１図は電力用ＦＥＴの出力特性曲線族の図、第２図は
ＦＥＴを保護するための回路図、第３図はＦＥＴにおけ
る電流電圧曲線及び評価装置の特性曲線の図、そして、
第４図はトリガユニットを保護する詳細な実施例の回路
図である。 ２・・・ゲートユニット、３・・・電子スイッチ、ＫＬ
・・・特性曲線、ＵＤＳ・・・切換電圧、Ｔ１・・・第
１の時間間隔、Ｔ２・・・第２の時間間隔、ＵＤＳ・・
・電圧、ＵＤＳＩ・・・消去パルス、ＵＤＳ２・・・端
子短絡、Ｕ７・・・一定値、Ｕ８・・・低い値。 出願人代理人 弁理士 鈴江武彦 区 ぐっ 機
ＦＥＴを保護するための回路図、第３図はＦＥＴにおけ
る電流電圧曲線及び評価装置の特性曲線の図、そして、
第４図はトリガユニットを保護する詳細な実施例の回路
図である。 ２・・・ゲートユニット、３・・・電子スイッチ、ＫＬ
・・・特性曲線、ＵＤＳ・・・切換電圧、Ｔ１・・・第
１の時間間隔、Ｔ２・・・第２の時間間隔、ＵＤＳ・・
・電圧、ＵＤＳＩ・・・消去パルス、ＵＤＳ２・・・端
子短絡、Ｕ７・・・一定値、Ｕ８・・・低い値。 出願人代理人 弁理士 鈴江武彦 区 ぐっ 機
Claims (1)
- 【特許請求の範囲】 １、消去パルスによってＧＴＯサイリスタをスイッチオ
フするために用いられる制御可能な電子スイッチを備え
、該制御可能な電子スイッチにおいて低下する電圧を検
知し、該電圧を所定の特性曲線と比較するＧＴＯサイリ
スタ用ゲートユニットの保護方法において、該特性曲線
（ＫＬ）が、該電子スイッチ（３）の短時間に可能な最
大限の負荷容量及び連続負荷容量に適合した時間関数で
あり、検知された切換電圧（ＵＤＳ）が所定の特性曲線
（ＫＬ）を越えるや否や、該電子スイッチ（３）が閉じ
られることを特徴とするＧＴＯサイリスタ用ゲートユニ
ットの保護方法。 ２、前記特性曲線（ＫＬ）は、該特性曲線（ＫＬ）のし
きい値が、第１の時間間隔（Ｔ１）の間前記電子スイッ
チ（３）のスイッチオン直後に一定であり（Ｕ７）、規
則的な消去パルス（ＵＤＳ１）によっては決して致達し
ないが、前記ゲートユニット（２）の出力端における端
子短絡（ＵＤＳ２）の場合に越えられるよう、設定され
ていることを特徴とする特許請求の範囲第１項に記載の
ＧＴＯサイリスタ用ゲートユニットの保護方法。 ３、前記該特性曲線（ＫＬ）のしきい値が、第１の時間
間隔（Ｔ１）に続く第２の時間間隔（Ｔ２）の間、一定
値（Ｕ７）から低い値（Ｕ８）へ低下し、該低い値（Ｕ
８）が前記電子スイッチ（３）の許容連続負荷に設定さ
れるように、前記特性曲線（ＫＬ）が設定されているこ
とを特徴とする特許請求の範囲第２項に記載のＧＴＯサ
イリスタ用ゲートユニットの保護方法。 ４、前記特性曲線（ＫＬ）の前記しきい値が前記第１の
時間間隔（Ｔ１）において指数的に低下されることを特
徴とする特許請求の範囲第３項に記載のＧＴＯサイリス
タ用ゲートユニットの保護方法。 ５、前記電子スイッチ（３）において低下する電圧（Ｕ
ＤＳ）は、該電子スイッチ（３）が閉じられている時は
検知されないことを特徴とする特許請求の範囲第１項乃
至３項のいずれかの１に記載のＧＴＯサイリスタ用ゲー
トユニットの保護方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3741713.4 | 1987-12-09 | ||
| DE19873741713 DE3741713A1 (de) | 1987-12-09 | 1987-12-09 | Verfahren zum schutz der gate-unit fuer einen gto-thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022708A true JPH022708A (ja) | 1990-01-08 |
| JP2728279B2 JP2728279B2 (ja) | 1998-03-18 |
Family
ID=6342206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63311778A Expired - Lifetime JP2728279B2 (ja) | 1987-12-09 | 1988-12-09 | Ｇｔｏサイリスタ用ゲートユニットの保護方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4920447A (ja) |
| EP (1) | EP0319870B1 (ja) |
| JP (1) | JP2728279B2 (ja) |
| AT (1) | ATE85170T1 (ja) |
| DE (2) | DE3741713A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE58907470D1 (de) * | 1989-07-17 | 1994-05-19 | Siemens Ag | Nullpunktdetektor für einen optisch steuerbaren Thyristor. |
| EP0451324B1 (de) * | 1989-09-25 | 1994-06-01 | Asea Brown Boveri Ag | Halbleiterschalter |
| DE59309599D1 (de) * | 1992-03-31 | 1999-07-01 | Siemens Ag | Verfahren und Anordnung zur Erkennung von Kurzschlüssen in Leitungsabzweigen von elektrischen Netzen |
| AT407681B (de) * | 1995-05-15 | 2001-05-25 | Elin Ebg Traction Gmbh | Verfahren zur abschaltung eines spannungsgesteuerten halbleiters |
| US6001663A (en) * | 1995-06-07 | 1999-12-14 | Advanced Micro Devices, Inc. | Apparatus for detecting defect sizes in polysilicon and source-drain semiconductor devices and method for making the same |
| FR2843245B1 (fr) * | 2002-08-05 | 2004-10-22 | Dav | Dispositif et procede de protection d'un composant electronique contre des surcharges dommageables |
| WO2015067767A1 (de) * | 2013-11-08 | 2015-05-14 | Zentrum Mikroelektronik Dresden Ag | Anordnung und verfahren zum schutz einer elektronischen schaltung |
| DE102015211059B3 (de) * | 2015-06-16 | 2016-09-01 | Ellenberger & Poensgen Gmbh | Elektronischer Schutzschalter |
| DE102015221636A1 (de) * | 2015-11-04 | 2017-05-04 | Robert Bosch Gmbh | Verfahren zum Betreiben eines Metall-Oxid-Halbleiter-Feldeffekttransistors |
| DE102016213944A1 (de) * | 2016-07-28 | 2018-02-01 | Ellenberger & Poensgen Gmbh | Verfahren und Vorrichtung zur Ansteuerung eines Halbleiterschalters |
| EP3518421A1 (de) * | 2018-01-30 | 2019-07-31 | Siemens Aktiengesellschaft | Schutz eines in einem schaltbetrieb betriebenen feldeffekttransistors vor einem überlaststrom |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4363064A (en) * | 1981-07-27 | 1982-12-07 | The United States Of America As Represented By The Secretary Of The Navy | Overcurrent protection system |
| US4429339A (en) * | 1982-06-21 | 1984-01-31 | Eaton Corporation | AC Transistor switch with overcurrent protection |
| EP0107137B1 (en) * | 1982-10-12 | 1986-10-01 | Nissan Motor Co., Ltd. | A semiconductor switching circuit with an overcurrent protection |
| US4597038A (en) * | 1984-07-26 | 1986-06-24 | Westinghouse Electric Corp. | Switching overlap protection by control gate impedance monitoring |
| DE3434607A1 (de) * | 1984-09-18 | 1986-03-27 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und vorrichtung zum betreiben eines abschalthyristors |
| DE3537050A1 (de) * | 1985-06-19 | 1987-01-02 | Siemens Ag | Verfahren und vorrichtung zur erkennung des sperrzustandes eines abschaltbaren thyristors |
| JPH0625930B2 (ja) * | 1985-09-24 | 1994-04-06 | 株式会社東芝 | プラント診断装置 |
| US4641231A (en) * | 1985-12-06 | 1987-02-03 | General Electric Company | Apparatus and method for failure testing of a control turn-off semiconductor |
-
1987
- 1987-12-09 DE DE19873741713 patent/DE3741713A1/de not_active Withdrawn
-
1988
- 1988-12-03 DE DE8888120203T patent/DE3877925D1/de not_active Expired - Fee Related
- 1988-12-03 AT AT88120203T patent/ATE85170T1/de not_active IP Right Cessation
- 1988-12-03 EP EP88120203A patent/EP0319870B1/de not_active Expired - Lifetime
- 1988-12-08 US US07/281,516 patent/US4920447A/en not_active Expired - Lifetime
- 1988-12-09 JP JP63311778A patent/JP2728279B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2728279B2 (ja) | 1998-03-18 |
| EP0319870B1 (de) | 1993-01-27 |
| DE3741713A1 (de) | 1989-06-22 |
| US4920447A (en) | 1990-04-24 |
| ATE85170T1 (de) | 1993-02-15 |
| EP0319870A3 (en) | 1990-08-16 |
| DE3877925D1 (de) | 1993-03-11 |
| EP0319870A2 (de) | 1989-06-14 |
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