JPH02271448A - アドレス制御回路 - Google Patents
アドレス制御回路Info
- Publication number
- JPH02271448A JPH02271448A JP1093575A JP9357589A JPH02271448A JP H02271448 A JPH02271448 A JP H02271448A JP 1093575 A JP1093575 A JP 1093575A JP 9357589 A JP9357589 A JP 9357589A JP H02271448 A JPH02271448 A JP H02271448A
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- JP
- Japan
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- write
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- memory
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
データメモリに対してデータの書き込み／読み出しを行
う際に使用されるアドレス制御回路に関し、 アドレス値の異常を検出した時、異常アドレスの出力を
禁止できる様にすることを目的とし、書き込みアドレス
が格納され、入力データをデータメモリに書き込む際に
出力される第１の書き込みアドレスメモリ部分と、読み
出しアドレスが格納され、該データメモリからデータを
読み出す際に出力される第１の読み出しアドレスメモリ
部分とを含むアドレス制御回路において、該第１の書き
込みアドレスメモリ部分、第１の読み出しアドレスメモ
リ部分と同一構成、同一機能の第２の書き込みアドレス
メモリ部分、第２の読み出しアドレスメモリ部分と、該
第１．第２の書き込みアドレスメモリ部分から出力され
る書き込みアドレスを相互に比較して不一致の時、不一
致となった書き込みアドレスの出力を禁止する書き込み
アドレス比較手段と、該第１．第２の読み出しアドレス
メモリ部分から出力される読み出しアドレスを相互に比
較して不一致の時、不一致となった読み出しアドレスの
出力を禁止する読み出しアドレス比較手段とを設ける様
に構成する。
う際に使用されるアドレス制御回路に関し、 アドレス値の異常を検出した時、異常アドレスの出力を
禁止できる様にすることを目的とし、書き込みアドレス
が格納され、入力データをデータメモリに書き込む際に
出力される第１の書き込みアドレスメモリ部分と、読み
出しアドレスが格納され、該データメモリからデータを
読み出す際に出力される第１の読み出しアドレスメモリ
部分とを含むアドレス制御回路において、該第１の書き
込みアドレスメモリ部分、第１の読み出しアドレスメモ
リ部分と同一構成、同一機能の第２の書き込みアドレス
メモリ部分、第２の読み出しアドレスメモリ部分と、該
第１．第２の書き込みアドレスメモリ部分から出力され
る書き込みアドレスを相互に比較して不一致の時、不一
致となった書き込みアドレスの出力を禁止する書き込み
アドレス比較手段と、該第１．第２の読み出しアドレス
メモリ部分から出力される読み出しアドレスを相互に比
較して不一致の時、不一致となった読み出しアドレスの
出力を禁止する読み出しアドレス比較手段とを設ける様
に構成する。
本発明はデータメモリに対してデータの書き込み／読み
出しを行う際に使用されるアドレス制御回路に関するも
のである。
出しを行う際に使用されるアドレス制御回路に関するも
のである。
通信装置においてはデータを一旦蓄え、必要な時に読み
出して出力する装置構成にすることが通常行われている
０例えば、コンピュータで発生したデータをアダプタを
介して通信回線に送出する際、データＡ、Ｂ、Ｃ・・は
時々しか発生しないとすると、これらのデータはアダプ
タの中のデータメモリの中に一旦蓄えて、Ａ、Ｂ、Ｃ・
・ヲー括として出力する。
出して出力する装置構成にすることが通常行われている
０例えば、コンピュータで発生したデータをアダプタを
介して通信回線に送出する際、データＡ、Ｂ、Ｃ・・は
時々しか発生しないとすると、これらのデータはアダプ
タの中のデータメモリの中に一旦蓄えて、Ａ、Ｂ、Ｃ・
・ヲー括として出力する。
この時、アドレス値の異常を検出した時、異常アドレス
の出力を禁止できる様にすることが必要である。
の出力を禁止できる様にすることが必要である。
第３図は従来例のブロック図を示す。以下１図の動作を
説明する。
説明する。
先ず、書き込みアドレスメモリ１１は１例えば先入れ先
出しメモリ（以下、 ＦＩＦＯと省略する）で構成され
ていて、データメモリ１３の空アドレスがアドレスＯ番
地（以下、 ＡＤＲＯと省略する）、八ＤＲ１゜ＡＤＲ
２・・と格納されている。
出しメモリ（以下、 ＦＩＦＯと省略する）で構成され
ていて、データメモリ１３の空アドレスがアドレスＯ番
地（以下、 ＡＤＲＯと省略する）、八ＤＲ１゜ＡＤＲ
２・・と格納されている。
また、読み出しアドレスメモリ１２は１例えばランダム
アクセスメモリ（以下、ＲＡＭと省略する）で構成され
ていて、データメモリ中のデータを読み出すための読み
出しアドレスが１例えばＡＤＲＯ，ＡＯＲ１・・と格納
されているが、読み出しは入力する読み出しタイミング
指示に従って行われる。
アクセスメモリ（以下、ＲＡＭと省略する）で構成され
ていて、データメモリ中のデータを読み出すための読み
出しアドレスが１例えばＡＤＲＯ，ＡＯＲ１・・と格納
されているが、読み出しは入力する読み出しタイミング
指示に従って行われる。
さて、データが入力するとＦＩＦＯ１１は１例えばＡＤ
ＲＯをデータメモリＩ３とｌ？ＡＭ １２に出力するの
で、データが０番地に書き込まれると共に、このＡＤＲ
Ｏが読み出しアドレスとしてＲＡＭ １２に格納される
。
ＲＯをデータメモリＩ３とｌ？ＡＭ １２に出力するの
で、データが０番地に書き込まれると共に、このＡＤＲ
Ｏが読み出しアドレスとしてＲＡＭ １２に格納される
。
一方、ＲＡＭ １２は読み出しタイミング指示に従って
ＡＤＲＯをデータメモリとＦＩＦＯ１１に出力するので
、データメモリ１３の０番地に口き込まれたデータが読
み出されると共に２Ｍき込みの為の空アドレスとして再
び格納される。
ＡＤＲＯをデータメモリとＦＩＦＯ１１に出力するので
、データメモリ１３の０番地に口き込まれたデータが読
み出されると共に２Ｍき込みの為の空アドレスとして再
び格納される。
（発明が解決しようとする課題〕
ここで、第３図の構成の場合、 ＦＩＦＯ１１からのＡ
ＤＲＯがＲＡＭ １２に入力するまでの間に２例えば雑
音などの影響を受けてＡＤＲ２に変化したとすると。
ＤＲＯがＲＡＭ １２に入力するまでの間に２例えば雑
音などの影響を受けてＡＤＲ２に変化したとすると。
ＲＡガ１２にはＡＤＲ２が２つ存在し、＾ＤＲＯは存在
しない、そこで、ＡＤＲＯは永久に読み出せなくなり、
ＡＤＨ２が重複して読み出される。即ち、アドレス値
の異常を検出することができないと云う問題がある。
しない、そこで、ＡＤＲＯは永久に読み出せなくなり、
ＡＤＨ２が重複して読み出される。即ち、アドレス値
の異常を検出することができないと云う問題がある。
尚、この樟な異常状態を避けるには１通常考えられるの
はパリティチエツク方式であるが、完全に異常アドレス
を検出することは困難である。何故なら、パリティチエ
ツク方式では偶数／奇数の判断のため、検出率が５０χ
である為に問題点の解決にならない。
はパリティチエツク方式であるが、完全に異常アドレス
を検出することは困難である。何故なら、パリティチエ
ツク方式では偶数／奇数の判断のため、検出率が５０χ
である為に問題点の解決にならない。
第１図は本発明の原理ブロック図を示す。
図中、 ２２．３２は該第１の書き込みアドレスメモリ
部分、第１の読み出しアドレスメモリ部分と同一構成、
同一機能の第２の書き込みアドレスメモリ部分、第２の
読み出しアドレスメモリ部分で、２３は該第１．第２の
書き込みアドレスメモリ部分から出力される書き込みア
ドレスを相互に比較して不一致の時、不一致となった書
き込みアドレスの出力を禁止する書き込みアドレス比較
手段である。
部分、第１の読み出しアドレスメモリ部分と同一構成、
同一機能の第２の書き込みアドレスメモリ部分、第２の
読み出しアドレスメモリ部分で、２３は該第１．第２の
書き込みアドレスメモリ部分から出力される書き込みア
ドレスを相互に比較して不一致の時、不一致となった書
き込みアドレスの出力を禁止する書き込みアドレス比較
手段である。
また、３３は該第１．第２の読み出しアドレスメモリ部
分から出力される読み出しアドレスを相互に比較して不
一致の時、不一致となった読み出しアドレスの出力を禁
止する読み出しアドレス比較手段である。
分から出力される読み出しアドレスを相互に比較して不
一致の時、不一致となった読み出しアドレスの出力を禁
止する読み出しアドレス比較手段である。
本発明は書き込みアドレスメモリ部分と読み出しアドレ
スメモリ部分とを二重化すると共に、二重化された書き
込みアドレスメモリ部分２１．２２と読み出しアドレス
メモリ部分３１．３２からの書き込みアドレス値、読み
出しアドレス値の異常の有無を検出するための書き込み
アドレス比較手段２３゜読み出しアドレス比較手段３３
をそれぞれ設ける。
スメモリ部分とを二重化すると共に、二重化された書き
込みアドレスメモリ部分２１．２２と読み出しアドレス
メモリ部分３１．３２からの書き込みアドレス値、読み
出しアドレス値の異常の有無を検出するための書き込み
アドレス比較手段２３゜読み出しアドレス比較手段３３
をそれぞれ設ける。
そして、データメモリ１３に書き込みアドレス値。
読み出しアドレス値を出力する際にはこの２つのアドレ
ス値の全ビットが一致するか否かを書き込みアドレス比
較手段、読み出しアドレス比較手段で検出する。
ス値の全ビットが一致するか否かを書き込みアドレス比
較手段、読み出しアドレス比較手段で検出する。
比較結果が一致していればアドレス値は正常であり、デ
ータメモリに出力されるが、不一致であればアドレス値
は２つのアドレス値のうち、いずれかが誤っているので
、この誤ったアドレス値のデータメモリへの出力が禁止
される。
ータメモリに出力されるが、不一致であればアドレス値
は２つのアドレス値のうち、いずれかが誤っているので
、この誤ったアドレス値のデータメモリへの出力が禁止
される。
即ち、アドレス値の異常を検出した時、異常アドレスの
出力を禁止できる。
出力を禁止できる。
（実施例〕
第２図は本発明の実施例のブロック図を示す。
ここで、先入れ先出しメモリＦ■ＦＯ２１１，２２１は
第１．第２の書き込みアドレスメモリ部分２１．２２の
構成部分、比較器２３１． ＡＮＤゲート２３２は書き
込みアドレス比較手段２３の構成部分、ランダムアクセ
スメモリ３１１．３２１は第１．第２の読み出しアドレ
スメモリ部分３１．３２の構成部分、比較器３３１．
ＡＮＤゲート３３２は読み出しアドレス比較手段３３の
構成部分を示す。
第１．第２の書き込みアドレスメモリ部分２１．２２の
構成部分、比較器２３１． ＡＮＤゲート２３２は書き
込みアドレス比較手段２３の構成部分、ランダムアクセ
スメモリ３１１．３２１は第１．第２の読み出しアドレ
スメモリ部分３１．３２の構成部分、比較器３３１．
ＡＮＤゲート３３２は読み出しアドレス比較手段３３の
構成部分を示す。
以下１図の動作を説明する。
先ず、 ＦＩＦＯ２１１，２２１からの書き込みアドレ
ス０番地（＾ＤＲＯ）が比較器２３１に加えられたとす
る。比較器２３１は全ビットが一致するので１を出力し
、 ＡＮＤゲート２３２はオンになり、 ＦＩＦＯ２２
１がらのＡＤＲＯがＡＮＤゲート２３２を介してデータ
メモリ１３とＲＡＭ ３１１．３２１に出力される。
ス０番地（＾ＤＲＯ）が比較器２３１に加えられたとす
る。比較器２３１は全ビットが一致するので１を出力し
、 ＡＮＤゲート２３２はオンになり、 ＦＩＦＯ２２
１がらのＡＤＲＯがＡＮＤゲート２３２を介してデータ
メモリ１３とＲＡＭ ３１１．３２１に出力される。
そこで、人力データはデータメモ１月３の０番地に書き
込まれる。また、 ＡＤＲＯはハード構成上５別々のプ
リント板上に形成された２つの線路り。
込まれる。また、 ＡＤＲＯはハード構成上５別々のプ
リント板上に形成された２つの線路り。
Ｌ２を介して伝送されるが１例えば線路Ｌ１に飛び込ん
だ雑音によりＡＤＩ？ ０がＡＤＲ２に変化すると、
ＲＡＭ ３１１にはＡＤＲＯが、 ＲＡＭ ３２１には
ＡＤＲ２が格納される。
だ雑音によりＡＤＩ？ ０がＡＤＲ２に変化すると、
ＲＡＭ ３１１にはＡＤＲＯが、 ＲＡＭ ３２１には
ＡＤＲ２が格納される。
そして、入力した読み出しタイミング指示によりＲＡＭ
３１１から＾ＤＲＯが、ＲＡＭ ３２１からＡＤＲ２
が同時に比較器３３１に出力されて比較されるが、アド
レス値が異なる為に比較器３３１から０が出力される。
３１１から＾ＤＲＯが、ＲＡＭ ３２１からＡＤＲ２
が同時に比較器３３１に出力されて比較されるが、アド
レス値が異なる為に比較器３３１から０が出力される。
そこで、ＡＮＤゲート３３２はオフになり、 ＲＡＭ３
２１から出力されたＡＤＲ２はこのゲートで阻止され。
２１から出力されたＡＤＲ２はこのゲートで阻止され。
データメモリに入力しない。この為、 ＡＤＲ２が書き
込みアドレスとしてＦＩＦＯに送られ、再びＲＡＭに戻
されて循環することはなくなる。
込みアドレスとしてＦＩＦＯに送られ、再びＲＡＭに戻
されて循環することはなくなる。
尚、ＲＡＭ ３２１から出力されたアドレスイ直が線路
り、または線路Ｌ４で誤った場合には比較器２３１で検
出してＡＮＤゲート２３２をオフにし、誤ったアドレス
値がデータメモリに出力されない様にしている。即ち、
アドレス値の異常を検出した時、異常アドレスの出力を
禁止できる。
り、または線路Ｌ４で誤った場合には比較器２３１で検
出してＡＮＤゲート２３２をオフにし、誤ったアドレス
値がデータメモリに出力されない様にしている。即ち、
アドレス値の異常を検出した時、異常アドレスの出力を
禁止できる。
（発明の効果〕
以上詳細に説明した様に本発明によればアドレス値の異
常を検出した時、異常アドレスの出力を禁止できると云
う効果がある。
常を検出した時、異常アドレスの出力を禁止できると云
う効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のブロック図、第３図は従来例
のブロック部を示す。 図において、 １３はデータメモリ、 ２１は第１の書き込みアドレスメモリ部分、２２は第２
の書き込みアドレスメモリ部分、２３は書き込みアドレ
ス比較手段、 ３１は第１の読み出しアドレスメモリ部分、３２は第２
の読み出しアドレスメモリ部分、３３は読み出しアドレ
ス比較手段を示す。
のブロック部を示す。 図において、 １３はデータメモリ、 ２１は第１の書き込みアドレスメモリ部分、２２は第２
の書き込みアドレスメモリ部分、２３は書き込みアドレ
ス比較手段、 ３１は第１の読み出しアドレスメモリ部分、３２は第２
の読み出しアドレスメモリ部分、３３は読み出しアドレ
ス比較手段を示す。
Claims (1)
- 【特許請求の範囲】 書き込みアドレスが格納され、入力データをデータメモ
リ（１３）に書き込む際に出力される第１の書き込みア
ドレスメモリ部分（２１）と、読み出しアドレスが格納
され、該データメモリからデータを読み出す際に出力さ
れる第１の読み出しアドレスメモリ部分（３１）とを含
むアドレス制御回路において、 該第１の書き込みアドレスメモリ部分、第１の読み出し
アドレスメモリ部分と同一構成、同一機能の第２の書き
込みアドレスメモリ部分（２２）、第２の読み出しアド
レスメモリ部分（３２）と、該第１、第２の書き込みア
ドレスメモリ部分から出力される書き込みアドレスを相
互に比較して不一致の時、不一致となった書き込みアド
レスの出力を禁止する書き込みアドレス比較手段（２３
）と、該第１、第２の読み出しアドレスメモリ部分から
出力される読み出しアドレスを相互に比較して不一致の
時、不一致となった読み出しアドレスの出力を禁止する
読み出しアドレス比較手段（３３）とを設けたことを特
徴とするアドレス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1093575A JPH02271448A (ja) | 1989-04-13 | 1989-04-13 | アドレス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1093575A JPH02271448A (ja) | 1989-04-13 | 1989-04-13 | アドレス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02271448A true JPH02271448A (ja) | 1990-11-06 |
Family
ID=14086062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1093575A Pending JPH02271448A (ja) | 1989-04-13 | 1989-04-13 | アドレス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02271448A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013190908A (ja) * | 2012-03-13 | 2013-09-26 | Fujitsu Telecom Networks Ltd | 自動音声通報装置 |
-
1989
- 1989-04-13 JP JP1093575A patent/JPH02271448A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013190908A (ja) * | 2012-03-13 | 2013-09-26 | Fujitsu Telecom Networks Ltd | 自動音声通報装置 |
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