JPH022714A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば同時に動作状態とされる複数の出力回路（出カバソフ
ァ）を有する半導体集積回路装置に利用して有効な技術
に関するものである。

〔従来の技術〕

０ＭＯ３（相補型ＭＯ５＞論理ゲート回路を基本構成と
する高速論理Ｍ［回路がある。高速論理集積回路は、比
較的大きな駆動能力を有しかつ同時に動作状態とされる
複数の出力回路を含む。

出力回路については、例えば、特願昭６１−０６５７２
９号等に記載されている。

〔発明が解決しようとする課題〕

上記高速論理集積回路では、比較的大きな駆動能力を持
つ複数の出力回路が同時に動作状態とされることで、電
源電圧供給線又は接地電位供給線に比較的大きな電流が
断続的に流される。これらの電源電圧供給線及び接地電
位供給線には、比較的大きな値の抵抗性負荷やインダク
タンス性負荷が結合される。このため、複数の出力回路
が同時に動作状態とされ電源電圧供給線又は接地電位供
給線に比較的大きな電流が断続的に流されることで、高
速論理集積回路の電源系に無視できない大きさのノイズ
が誘起される。これらのノイズは、高速論理集積回路の
出力回路又はその周辺回路の誤動作を招く原因となる。

これに対処する一つの手段として、第４図に示されるよ
うな電流制御型出力回路が提案されている。同図におい
て、ＰチャンネルＭＯ３ＦＥＴＱ５及びＮチャンネルＭ
Ｏ３ＦＥＴＱＩ　５は、内部出力信号ｄＯを反転し、デ
ータ出力端子ＤＯを介して送出する出力駆動用のインバ
ータ回路を構成する。ＭＯ３ＦＥＴＱ５と回路の電源電
圧■ＤＤとの間には、そのゲートに所定の定電圧Ｖｃｌ
を受けることで定電流源として機能するＰチャンネルＭ
Ｏ３ＦＥＴＱ４が設けられる。また、ＭＯ３ＦＥＴＱ１
５と回路の接地電位Ｖｓｓとの間には、そのゲートに所
定の定電圧Ｖｃ２を受けることで定電流源として機能す
るＮチャンネルＭＯ３ＦＥＴＱ１４が設けられる。これ
により、データ出力端子ＤＯを介して送出される出力信
号のレベル変化が、ＭＯＳ　Ｆ　ＥＴＱ　４又はＱ１４
からなる定電流源の電流値に応じて制限される。その結
果、複数の出力回路が同時に動作状態とされることで電
源電圧供給線及び接地電位供給線に生じる電流変化が抑
制され、高速論理集積回路の出力回路又はその周辺回路
の誤動作を防止できる。

ところが、これらの電流制御型出力回路は、その駆動能
力が制限されることによって、次のような弊害を持つ、
すなわち、電流制御型出力回路には、前述のように、Ｍ
Ｏ３ＦＥＴＱ４及びＱ１４からなる定電流源が設けられ
、その駆動能力すなわち出力電流が制限される。このた
め、相対的に出力回路の出力インピーダンスが高くなり
、出力信号のハイレベル及びロウレベルが圧縮されて出
力信号のレベルマージンが縮小されるとともに、出力信
号線を介して伝達される外部ノイズに対する出力回路の
吸収力が低下する。

この発明の目的は、出力信号のレベルマージンを縮小す
ることなくかつ外部ノイズに対する吸収力を低下させる
ことな（、出力信号のレベル変化を抑制しうる出力回路
を提供することにある。この発明の他の目的は、同時に
動作状態とされる複数の出力回路を含む半導体集積回路
装置のチップ面積の増大を避けつつ、電源系ノイズを抑
制し誤動作を防止することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。すなわち、
出力回路を、比較的大きな駆動能力を持つインバータ回
路と、上記インバータ回路の入力容量を内部出力信号に
従って選択的にチャージ又はディスチャージする二つの
電流源によって構成し、また上記インバータ回路の入力
信号の振幅を、その遷移ｆａ域を包含しうる程度に制限
するものである。

〔作　　用〕

上記した手段によれば、インバータ回路の駆動能力を低
下させることなく、言い換えると出力回路の出力信号の
レベルマージンを縮小することな（かつ外部ノイズに対
する吸収力を低下させることなく、出力信号のレベル変
化を的確に抑制できる、これにより、同時に動作状態と
される複数の出力回路を含む高速論理集積回路の電源系
のノイズを削減し、その誤動作を防止できる。

〔実施例１〕 第１図には、この発明が適用された出力回路の一実施例
の回路図が示されている。この実施例の出力回路は、特
に制限されないが、ＣＭＯ３論理ゲート回路を基本構成
とする高速論理集積回路に含まれる。高速論理集積回路
は、第１図の出力回路と同一の回路構成とされ同時に動
作状態とされる複数の出力回路と、多数のＣＭＯ３論理
ゲート回路とを含む、第１図の各回路素子は、高速論理
集積回路の図示されない他の回路素子とともに、特に制
限されないが、単結晶シリコンのような１個の半導体基
板上に形成される。以下の図において、チャンネル（バ
ックゲート）部に矢印が付加されるＭＯＳ　Ｆ　ＥＴは
Ｐチャンネル型であり、矢印の付加されないＮチャンネ
ルＭＯ３ＦＥＴと区別して示される。

この実施例の出力回路は、特に制限されないが、高速論
理集積回路の図示されない他の回路から伝達される内部
出力信号ｄｏを受け、対応するデータ出力端子ＤＯを介
して外部に送出する。高速論理集積回路は、前述のよう
に、同一の回路構成とされる複数の出力回路を含み、各
出力回路に対して同様な内部出力信号がそれぞれ供給さ
れる。これらの内部出力信号は、図示されないタイミン
グ信号に従って同時に形成され、その結果複数の出力回
路の状態が同時に遷移される。

第１図において、出力回路は、出力駆動用のインバータ
回路Ｎ１を含む、このインバータ回路Ｎ１は、特に制限
されないが、０ＭＯ３すなわち回路の電源電圧ｖａｎ及
び接地電位Ｖｓｓ間に直列形態に設けられる一対のＰチ
ャンネルＭＯＳ　Ｆ　ＥＴ及びＮチャンネルＭＯ３ＦＥ
Ｔを基本構成とする。

これらのＭＯＳ　Ｆ　ＥＴは比較的大きなコンダクタン
スを持つように設計される。これにより、インバータ回
路Ｎｌは、比較的大きな駆動能力を持つようにされる。

インバータ回路Ｎ１の入力端子は、ノードｎｌとされる
。このノードｎ１と回路の接地電位Ｖｓａとの間には、
キャパシタＣ１が設けられる。この実施例において、キ
ャパシタＣ１は、特に制限されないが、インバータ回路
Ｎ１の入力容量すなわちインバータ回路Ｎ１を構成する
上記ＰチャンネルＭＯＳ　Ｆ　ＥＴ及びＮチャンネルＭ
Ｏ３ＦＥＴのゲート容量によって実現される。

ノードｎ１と電圧供給点Ｖｌ（第１の電圧供給点）との
間には、特に制限されないが、Ｐチャンネル型（第１導
電型）のＭＯＳＦＥＴＱＩ　（第１）ＭＯＳ　Ｆ　ＥＴ
）及びＱ２（第２（７）ＭＯＳＦＥＴ）からなるチャー
ジ回路が設けられる。ＭＯＳＦＥＴＱＩのゲートには所
定の定電圧Ｖｃｌが供給され、ＭＯ３！’ＥＴＱ２のゲ
ートには、高速論理集積回路の図示されない回路から対
応する内部出力信号ｄＯが供給される。これにより、Ｍ
ＯＳＦＥＴＱＩは定電流源として機能し、ＭＯＳ　Ｆ　
ＥＴＱ２は内部出力信号ｄＯに従って選択的にオン状態
とされる。一方、ノードｎ１と電圧供給点ｖ２（第２の
電圧供給点）との間には、Ｎチャンネル型（第２導電型
）のＭＯ３ＦＥＴＱＩＩ　（第３のＭＯＳＦＥＴ）及び
Ｑ１２（第４のＭＯＳＦＥＴ）からなるディスチャージ
回路が設けられる０Ｍ０３ＦＥＴＱＩ　１のゲートには
所定の定電圧Ｖｃ２が供給され、ＭＯＳＦＥＴＱＩ　２
のゲートには上記内部出力信号ｄＯが供給される。これ
により、ＭＯＳＦＥＴＱＩ　１は定電流源として機能し
、ＭＯＳＦＥＴＱＩ２は内部出力信号ｄｏに従って選択
的にオン状態とされる。

ここで、内部出力信号ｄＯは、特に制限されないが、そ
れが論理“０°とされるとき回路の接地電位Ｖｓｓのよ
うなロウレベルとされ、論理°１”とされるとき回路の
電源電圧ＶＤＤのようなハイレベルとされるＭＯＳレベ
ルの信号とされる。また、定電圧Ｖｃｌ及びＶＣ２は、
後述するように、対応するＭＯＳＦＥＴＱＩ及びＱｌｌ
がキャパシタＣ１に対して所定のチャージ電流又はディ
スチャージ電流を供給する定電流源として機能できるよ
うな所定の電圧値とされる。さらに、電圧供給点ｖ１及
びｖ２には、特に制限されないが、ノードｎｌすなわち
インバータ回路Ｎｌの入力信号がその遷移領域を包含し
かつ充分小さな信号振幅を持つような所定の電圧ｖ１及
びｖ２がそれぞれ供給される。

第２図には、第１図の出力回路の一実施例の信号波形図
が示されている。以下、第２図及び上記第１図に従ワて
、この実施例の出力回路の動作の概要を説明する。

第２図において、内部出力信号ｄＯが回路の接地電位Ｖ
ｓｓのようなロウレベルとされるとき、ＭＯＳＦＥＴＱ
２がオン状態とされ、ＭＯＳＦＥＴＱＩ２はオフ状態と
される。このとき、キャパシタＣ１は、ＭＯＳＦＥＴＱ
Ｉ及びＱ２を介してチャージされ、ノードｎ１は、最終
的に電圧Ｖｌのようなハイレベルとなる。ここで電圧■
１は、インバータ回路Ｎ１の入力信号の遷移領域のハイ
レベルすなわちインバータ回路Ｎ１の出力信号がロウレ
ベルからハイレベルに遷移され始める入力電圧ｖａより
やや高い電圧とされる。その結果、インバータ回路Ｎ１
の出力信号すなわちデータ出力端子ＤＯの電位は、回路
の接地電位Ｖｓｓのようなロウレベルとされる。

内部出力信号ｄＯが、回路の接地電位Ｖｓｓのようなロ
ウレベルから回路の電源電圧ｖｎｏのようなハイレベル
に変化されると、そのレベルが電圧Ｖｂ″を超えた時点
でＭＯＳＦＥＴＱＩ　２がオン状態となり、ＭＯ３ＦＥ
ＴＱ２がオフ状態となる。

このため、キャパシタＣＩは、ＭＯＳＦＥＴＱＩｌ及び
Ｑ１２を介してディスチャージされる。これにより、ノ
ードｎ１の電位は、ＭＯＳＦＥＴＱＩ１からなる定電流
源の電流値に従って徐々に低下され、最終的に電圧Ｖ２
のようなロウレベルとなる。ここで、電圧Ｖ２は、イン
バータ回路Ｎｌの入力信号の遷移領域のロウレベルすな
わちインバータ回路Ｎｌの出力信号がハイレベルからロ
ウレベルに遷移され始める入力電圧ｖｂよりやや低い電
圧とされる。

ノードｎ１の電位が上記遷移領域のハイレベルｖａより
低下しさらに徐々に低くされることで、インパーク回路
Ｎ１の出力信号すなわちデータ出力端子ＤＯの電位は、
徐々に上昇し、最終的に回路の電源電圧ｖＩ）Ｄのよう
なハイレベルとされる。

つまり、この実施例の出力回路では、キャパシタＣ１に
対するディスチャージ回路がＭＯＳ　Ｆ　ＥＴＱｌｌか
らなる定電流源を含むことで、ノードｎ１の電位が徐々
に低くされ、その結果、インバータ回路Ｎ１の出力信号
がロウレベルからハイレベルに徐々に変化されるものと
なる。

次に、内部出力信号ｄＯが、回路の電源電圧ＶＤりのよ
うなハイＬ・ベルから回路の接地電位Ｖｓｓのようなロ
ウレベルに変化されると、そのレベルが電圧ｖａ’　よ
り低（なった時点でＭＯ３ＦＥＴＱ２がオン状態となり
、ＭＯＳＦＥＴＱＩ　２がオフ状態となる。このため、
キャパシタＣ１は、ＭＯＳＦＥＴＱＩ及びＱ２を介して
、再度チャージされる。これにより、ノードｎ１の電位
は、ＭＯＳＦＥＴＱＩからなる定電流源の電流値に従っ
て徐々に高くされ、最終的に上記電圧ｖ１のようなハイ
レベルとされる。

ノードｎ１の電位が上記遷移領域のロウレベルｖｂを超
えさらに徐々に高（されることで、インバータ回路Ｎ１
の出力信号すなわちデータ出力端子Ｄｏの電位は、徐々
に低下し、最終的に回路の接地電位Ｖｓｓのようなロウ
レベルとされる。つまり、この実施例の出力回路では、
キャパシタＣ１に対するチャージ回路がＭＯＳＦＥＴＱ
Ｉからなる定電流源を含むことで、ノードｎｌの電位が
徐々に高くされ、その結果、インバータ回路Ｎ１の出力
信号がハイレベルからロウレベルに徐々に変化されるも
のとなる。

ところで、対応する内部出力信号ｄｏに従って、同時に
動作状態とされる複数のインバータ回路Ｎ１の出力信号
がロウレベルからハイレベル又はハイレベルからロウレ
ベルに比較的ゆっ（りと変化されることで、高速論理集
積回路の電源電圧供給線及び接地電位供給線の電流変化
は比較的小さなものとなる。このため、これらの電源電
圧供給線及び接地電位供給線に比較的大きな値の抵抗性
負荷やインダクタンス性負荷が結合されるにもかかわら
ず、電流変化によって発生するｔｓ源系のノイズは抑制
され、高速論理集積回路の出力回路及びその周辺回路の
誤動作が防止される。一方、ノードｎ１すなわちインバ
ータ回路Ｎｌの入力信号の振幅は、前述のように、電圧
供給点ｖ１及びｖ２に供給される電圧ｖ１及びｖ２に制
限され、かつこれらの電圧ｖ１及びｖ２がインパーク回
路Ｎ１の入カイＲ号の遷移領域を包含しかつ充分小さな
レベル差を持つようにされる。このため、インバータ回
路Ｎ１の入力信号のレベル変化が的確に制御され、出力
回路の出力１６号が所望の伝達遅延時間をもって遷移さ
れるものとなる。

以上のように、この実施例の出力回路は、比較的大きな
ＦＩＡ　！ｌ１ＩＪｔｐ２力を持つＣＭ　ａ　Ｓインバ
ータ回路Ｎ１と、上記インバータ回路Ｎｌの入力端子と
回路の接地電位Ｖｓｓとの間に設けられるキャパシタＣ
１を含む、インバータ回路Ｎ１の入力端子すなわちノー
ドｎ１と電圧供給点Ｖｌとの間には、そのゲートに所定
の定電圧Ｖｃｌが供給されることで定電流源として機能
するＭＯＳ　Ｆ　ＥＴＱ　１と、そのゲートに内部出力
信５）ｄｏを受けるＭＯＳＦＥＴＱ２が直列形態に設け
られる。また、上記ノードｎ１と電圧供給点ｖ２との間
には、そのゲートに所定の定電圧Ｖｃ２が供給されるこ
とで定電流源として機能するＭＯ３ＦＥＴＱＩ　１と、
そのゲートに上記内部出力信号ｄｏを受けるＭＯＳＦＥ
ＴＱ１２が直列形態に設けられる。このため、内部出力
信号ｄｏがロウレベルからハイレベルに又はハイレベル
からロウレベルに変化されるとき、ノードｎｌの電位は
、ＭＯ３ＦＥＴＱＩ及びＱｌｌからなる定電流源の電流
値に従って徐々に変化されるものとされ、またその信号
振幅は、遷移領域を包含しかつ充分小さなものとされる
。これにより、インバータ回路Ｎｌの出力信号は、その
レベＪＬ／変化が的確に制御され、所定の伝達遅延時間
をもって遷移されるものとなる。その結果、高速論理集
積回路等の電源系に誘起されるノイズレベルが抑制され
、その誤動作が防止される。

〔実施例２〕 第３図には、この発明が適用された出力回路のもう一つ
の実施例の回Ｐ３図が示されている。この実施例の出力
回路は、基本的に上記第１図の実施例を踏襲するもので
あり、第３図のインバータ回路Ｎ２及びキャパシタＣ２
は、第１図のインバータ回路Ｎ１及びキャパシタＣ１に
それぞれそのまま対応する。また、内部出力信号ｄｏな
らびに電圧ｖ１及びＶ２は、上記第１図の内部出力信号
ｄＯならびに電圧ｖ１及びｖ２とそれぞれ同一の条件で
形成される。以下、第１図の実施例と異なる部分につい
て、説明を追加する。

第３図において、出力回路は、電圧供給点■１及び■２
間に直列形態に設けられるＰチャンネルＭＯ３ＦＥＴＱ
３及びＮチャンネルＭＯ３ＦＥＴＱ１３を含む。これら
のＭＯ３ＦＥＴＱ３及びＱ１３は、上記電圧Ｖｌ及びｖ
２を動作電源とする１個のＣＭＯＳインバータ回路を構
成する。ＭＯ３ＦＥＴＱ３及びＱ１３のゲートは共通結
合され、高速論理集積回路の図示されない回路から内部
出力信号ｄＯが供給される。また、ＭＯ３ＦＥＴＱ３及
びＱ１３の共通結合されたドレインは、抵抗Ｒ１を介し
てノードｎ２に結合される。ここで、抵抗Ｒ１は、ＭＯ
３ＦＥＴＱ３とともにキャパシタＣ２に対するチャージ
回路を構成し、またＭＯＳＦＥＴＱ１３とともにキャパ
シタｃ２に対するディスチャージ回路を構成する。この
ため、抵抗Ｒ１は、ノードｎ１のレベルが所望の速度で
高くされまた低くされるような所定の抵抗値を持つよう
に設計される。

内部出力信号ｄｏが回路の接地電位Ｖｓｓのようなロウ
レベルとされるとき、ＭＯ３ＦＥＴＱ３がオン状態とさ
れ、ＭＯ３ＦＥＴＱＩ　３はオフ状態とされる。このと
き、キャパシタＣ２は、ＭＯ３ＦＥＴＱ３及び抵抗Ｒ１
を介してチャージされ、ノードｎ２ば最終的に電圧ｖ１
のようなハイレベルとされる。ノードｎ２が電圧ｖ１の
ようなハイレベルとされることで、インバータ回路Ｎ２
の出力信号すなわちデータ出力端子ＤＯは、回路の接地
電位Ｖｓｓのようなロウレベルとされる。

内部出力信号ｄｏが、回路の接地電位Ｖｓｓのようなロ
ウレベルから回路の電源電圧ＶＤＤのようなハイレベル
に変化されると、ＭＯ３ＦＥＴＱ３はオフ状態とされ、
代わってＭＯ３ＦＥＴＱＩ　３がオン状態とされる。こ
のため、キャパシタＣ２は、ＭＯ３ＦＥＴＱ１３及び抵
抗Ｒ１を介してディスチャージされる。これにより、ノ
ードｎ２の電位は、抵抗Ｒ１によって決まる所定の速度
で徐々に低くされ、最終的に電圧ｖ２のようなロウレベ
ルとされる。ノードｎ２の電位がその遷移領域のハイレ
ベルより低くされ、さらに徐々に低くされることで、イ
ンバータ回路Ｎ２の出力信号は、ゆっくりとロウレベル
からハイレベルに遷移され、最終的に回路の電源電圧Ｖ
ＯＯのようなハイレベルとされる。

次に、内部出力信号ｄＯが、回路の電源電圧Ｖｏｏのよ
うなハイレベルから回路の接地電位Ｖｓｓのような、ロ
ウレベルに変化されると、ＭＯ３ＦＥＴＱ１３はオフ状
態とされ、代わってＭＯ３ＦＥＴＱ３が再度オン状態と
される。このため、キャパシタＣ２は、ＭＯ３ＦＥＴＱ
３及び抵抗Ｒ１を介してチャージされる。これにより、
ノードｎ２の電位は、抵抗Ｒ１によって決まる所定の速
度で徐々に高くされ、最終的に電圧■１のようなハイレ
ベルとされる。ノードｎ２の電位がその遷移領域のロウ
レベルを超えさらに徐々に高くされることで、インバー
タ回路Ｎ２の出力信号は、ゆっくりとハイレベルからロ
ウレベルに遷移され、最終的に回路の接地電位Ｖｓｓの
ようなロウレベルとされる。つまり、この実施例の出力
回路では、キャパシタＣ２に対するチャージ回路及びデ
ィスチャージ回路が所定の抵抗値を持つ抵抗Ｒ１を共通
に含むことで、ノードｎ２のレベル変化が抑制され、そ
の結果、インバータ回路Ｎ２の出力信号のレベル変化が
抑制されるものである。

以上のように、この実施例の出力回路は、電圧供給点ｖ
１及び■２の間に直列形態に設けられＣＭＯＳインバー
タ回路を構成するＰチャンネルＭＯ３ＦＥＴＱ３及びＮ
チャンネルＭＯＳ　Ｆ　ＥＴＱ１３を含む、これら（７
）ＭＯ３ＦＥＴＱ３及びＱ１３の共通結合されたドレイ
ンとインバータ回路Ｎ２の入力端子との間には、上記Ｍ
Ｏ３ＦＥＴＱ３とともにキャパシタＣ２に対するチャー
ジ回路を構成し、かつ上記ＭＯ３ＦＥＴＱＩ　３ととも
にキャパシタＣ２に対するディスチャージ回路を構成す
る抵抗Ｒ１が設けられる。抵抗Ｒ１は、ノードｎ２の電
位が、所定の傾きをもって徐々に高く又は低くされるよ
うな所定の抵抗値を持つようにされる。また、電圧供給
点ｖ１及びｖ２に供給される電圧ｖ１及び■２は、上記
第１図の実施例と同様に、インバータ回路Ｎ２の入力信
号の遷移領域を包含しかつ充分小さなレベル差を持つよ
うにされる。このため、内部出力信号ｄｏがロウレベル
からハイレベル又はハイレベルからロウレベルに変化さ
れるとき、ノードｎ２の電位は所定の速度で徐々に変化
され、その結果、インバータ回路Ｎ２のすなわち出力回
路の出力信号のレベル変化が抑制奎れる。これにより、
この実施例の出力回路は、比較的簡素な回路構成とされ
るにもかかわらず、上記第１図の実施例と同様な効果を
持つものとなる。

以上の二つの実施例に示されるように、この発明を高速
論理集積回路等の半導体集積回路装置に含まれる出力回
路に通用した場合、次のような効果が得られる。すなわ
ち、 （１）出力回路を、比較的大きな駆動能力を持つインバ
ータ回路と、上記インバータ回路の入力容量を内部出力
信号に従って選択的にチャージ又はディスチャージする
二つの電流源によって構成することで、インバータ回路
の入力信号のレベル変化を抑制できるため、チップ面積
の増大を避け、インバータ回路の駆動能力を低下させる
ことなく、出力信号のレベル変化を抑制できるという効
果が得られる。

（２１，４１記（１）項において、上記インパーク回路
の入力信号の振幅を、その遷移領域を包含しかつ充分小
さなものとすることで、キャパシタのチャージ又はディ
スチャージ時間を的確に制御できるという効果が得られ
る。

（３）−上記（１１項及び（２）項により、インバータ
回路の駆動能力を低下させることなく、言い換えると出
力回路の出力信号のレベルマージンを縮小することなく
かつ外部ノイズに対する吸収力を低下させることなく、
出力信号のレベル変化を的確に抑制できるという効果が
得られる。

（４）上記（１）項〜（３）項により、同時に動作状態
とされる複数の出力回路を含む高速論理集積回路の電源
系ノイズを削減し、その誤動作を防止できるという効果
が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸税しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、ＭＯ５ＦＥＴＱ１、Ｑ２及びＱｌｌ、Ｑ１２は、す
べてＰチャンネルＭＯＳ　Ｆ　ＥＴ又はＮチャンネルＭ
Ｏ３ＦＥＴによって構成することができる。この場合、
ＭＯＳ　Ｆ　Ｅ、ＴＱ　２又はＱ１２のいずれかのゲー
トには、内部出力信号ｄＯの反転信号を供給する必要が
あるし、定電圧Ｖｃｌ及びＶｃ２もこれらのＭＯＳＦＥ
Ｔの導電型に合わせてその値を選定する必要がある。第
１図及び第３図において、キャパシタＣ１及びＣ２は、
インバータ回路Ｎｌ又はＮ２の入力容量ではなく、所定
の静電容量を持つ別個な容量手段を用いるものであって
もよい。また、インバータ回路Ｎ１及びＮ２は、ＣＭＯ
Ｓインバータ回路である必要もない。これらの実施例に
おいて、電圧供給点■１及び■２には、出力制御信号に
従って選択的に電圧ｖ１及びｖ２が供給されるものであ
ってもよいし、これらの電圧■１及びＶ２に代えて回路
の電源電圧ＶＯＯ及び接地電位Ｖｓｓがそれぞれ供給さ
れることもよい。さらに、第１図及び第３図に示される
出力回路の具体的な回路構成は、種々の実施形態を採り
うる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である高速論理集積回路の
出力回路に通用した場合について説明したが、それに限
定されるものではなく、例えば、ＣＭＯ３論理ゲート回
路を基本構成とするゲートアレイ集積回路や各種の半導
体記憶装置等にも適用できる０本発明は、少なくとも同
時に動作状態とされる複数の出力回路を有する半導体集
積回路装置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、出力回路を、比較的大きな駆動能力を持
つインバータ回路と、上記インバータ回路の入力容量を
内部出力信号に従って選択的にチャージ又はディスチャ
ージする二つの電流源によって構成し、また上記インバ
ータ回路の入力信号の振幅を、その遷移領域を包含しか
つ充分小さなものとすることで、チップ面積の増大を避
け、インバータ回路の駆動能力を低下させることなく、
言い換えると出力信号のレベルマージンを縮小すること
なくかつ外部ノイズに対する吸収力を低下させることな
く、出力信号のレベル変化を的確に抑制できる。これに
より、同時に動作状態とされる複数の出力回路を含む高
速論理集積回路の電源系ノイズを削減し、その誤動作を
防止できるものである。

【図面の簡単な説明】

第１図は、この発明が通用された出力回路の一実施例を
示す回路図、 第２図は、第１図の出力回路の一実施例を示す信号波形
図、 第３図は、この発明が通用された出力回路のもう一つの
実施例を示す回路図、 第４図は、従来の電流ｉｔ、ＩＪ御型出力同型出力回路
示す■路図である。 Ｎ１．Ｎ２・・・インバータ回路、Ｑ１〜Ｑ５・・・Ｐ
チャンネルＭＯ３ＦＥ’！’％Ｑｌｌ〜Ｑ１５−Ｎチャ
ンネルＭＯ３ＦＥＴ、ＣＩ、Ｃ２・・・キャパシタ、Ｒ
１・・・抵抗。 第 図 第 図 ■１ ■２ ＳＳ 第 図 ｓｓ

Claims (1)

1. 【特許請求の範囲】 １、出力駆動用のインバータ回路と、上記インバータ回
   路の入力端子と回路の接地電位との間に設けられるキャ
   パシタと、対応する内部出力信号に従って選択的に動作
   状態とされ上記キャパシタをチャージするチャージ回路
   と、上記第１の電流源と相補的に動作状態とされ上記キ
   ャパシタをディスチャージするディスチャージ回路とを
   含む出力回路を具備することを特徴とする半導体集積回
   路装置。 ２、上記チャージ回路は、第１の電圧供給点と上記イン
   バータ回路の入力端子との間に直列形態に設けられその
   ゲートに第１の定電圧を受ける第１導電型の第１のＭＯ
   ＳＦＥＴ及びそのゲートに上記内部出力信号を受ける第
   １導電型の第２のＭＯＳＦＥＴによって構成され、上記
   ディスチャージ回路は、第２の電圧供給点と上記インバ
   ータ回路の入力端子との間に直列形態に設けられそのゲ
   ートに第２の定電圧を受ける第２導電型の第３のＭＯＳ
   ＦＥＴ及びそのゲートに上記内部出力信号を受ける第２
   導電型の第４のＭＯＳＦＥＴによって構成され、上記キ
   ャパシタは、上記インバータ回路の入力容量によって構
   成されることを特徴とする特許請求の範囲第１項記載の
   半導体集積回路装置。 ３、上記第１及び第２の電圧供給点の電位は、上記イン
   バータ回路の入力信号の遷移領域を包含しかつ回路の電
   源電圧及び接地電位に比較して充分小さなレベル差を持
   つようにされることを特徴とする特許請求の範囲第１項
   又は第２項記載の半導体集積回路装置。