JPH02273940A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体装置の製造方法に関し、特にＦＥＴ、あ
るいはＨＥＭＴのゲート電極の製造方法に関する。

（ロ）＃：米の技術 Ｊ、ＥＩｅｃｔｒｏｃｈｅｍ　Ｓｏｃ、　、　Ｍａｙ、
　１９８８．　（Ｐ１３１１〜１３１２）においてＷａ
ｔｋｉｎｓ−Ｊｏｈｎｓｏｎ　Ｃｏｍｐａｎｙがら発表
されたゲート電極の形成方法を第２図（ａ）乃至（ｈ）
を用いて説明する。この方法では、まず基板（２１）上
にソース電極（２２）及びドレイン電極（２３）を形成
した後に平坦化レジスト（２４）を形成する（第２図（
ａ））。この平坦化レジスト（２４）上にイメージリバ
ーサル法を用いて、ゲート電極形成予定部位にレジスト
パターン（２５）を形成する（第２図（ｂ））。

イメージリバーサル法とは、ポジ型のレジストを使用し
て、通常と同様のポジ型のマスクにて露光を行った後に
、もう−度全面に露光を行って先に露光した部分を現像
するプロセスをいう。イメージリバーサル法で形成した
レジストパターン（２５）の断面はオーバーリング形状
あるいは垂直形状となる。次に垂直方向から金属（アル
ミまたはチタン）　（２６）を蒸着する（第２図（ｃ）
）、先のイメージリバーサル法にて形成したレジストパ
ターン（２５）からリフトオフを行ってゲート電極形成
予定部位の金属（２６）を除去する（第２図（ｄ））。

金属（２６）をマスクとして平坦化レジスト（２４）を
ドライエツチングにより除去する（第２図（ｅ））。レ
ジスト（２４）をマスクとして基板（２１）に必要な深
さのリセス部（２７）を形成する（第２図（ｆ））。次
に全面にゲート電極金属（２８）を蒸着する（第２図（
ｇ））。平坦化レジスト（２４）をリフトオフして金属
（２６）及び不要のゲート電極金属（２８）を除去すれ
ば、ゲート電極（２８）が形成される（第２図（ｈ））
。

尚、図ではゲート電極（２８）とともにゲートパッド（
２９）を形成した場合を示している。

（ハ）発明が解決しようとする課題 従来方法で示したプロセスでは、平坦化レジスト（２４
）を用いることができるのでその上のレジストパターン
は比較的微細に形成できる。すなわち、平坦化されれば
、マスクとの密着性が良くなり、ホトリソ工程でのパタ
ーンの広がりを小さくできる。しかし、紫外線あるいは
遠紫外線を用いたホトリソでは、０．４μｍ以下のパタ
ーニングにおける歩留りはごく悪いものとなる。このた
め、ゲート長が０．３μｍ以下の素子をこのプロセスで
作ることは困難といえる。また、たとえ、ゲート長が小
さくできても、ゲート電極の断面積が小さくなるため、
ゲート抵抗が増大し、特性はかえって改善されない。

（ニ）課題を解決するための手段 本発明は半導体基板上に下部膜を形成する工程と、この
下部膜上に中間膜を形成する工程と、この中間膜上に配
線パターンを形成する工程と、基板表面に対して斜め方
向から前記配線パターンよりも小さい膜厚の上部膜を形
成する工程と、この上部膜をマスクとして前記下部膜及
び中間膜をエツチングする工程と、前記配線パターンを
除去する工程と、残存した上部膜をマスクとして前記中
間膜をエツチングする工程と、基板表面に対して略垂直
方向から金属膜を形成する工程と、前記中間膜を除去す
る工程と、を含むことを特徴とする半導体装置の製造方
法である。

（ホ）作　用 本発明によれば中間膜の膜厚と上部膜の形成方向により
電極や配線の線幅を決定できる。さらに、下部膜上に断
面積の大きい電極や配線を形成できるため、該電極や配
線の抵抗を線幅を小としても低減することができる。

（へ）実施例 本発明方法をＨＥＭＴに適用した場合について第１図（
ａ）乃至（ｋ）を用いて説明する。

ＧａＡｓ基板上にアンドープＧａＡｓ層を５０００人、
アンドープＡｌＧａＡｓ　（Ａｔ：Ｇａ＝３２：６８）
を６０人、ＳｉドープＡＩＧａＡｓ（Ａｊ：Ｇａ−３２
：６ｇ、ｎｘ２Ｘ１０”ｃｍ−りを３００人、Ｓｉドー
プＧ　ａ　Ａ　ｓ　（ｎ　＝　２　Ｘ　１０”−ｃｍ　
−”　）を５００人、順次ＭＢＥ法を用いて成長し半導
体基板（」）を完成する。そして、基板（１）上にレジ
スト膜（東京応化製のＯＭＲレジスト）を１６０００人
塗布し、８０℃にて１０分間べ一りする。ＵＶ光にてパ
ターンを露光した後、現像、リンスをし、１５０℃にて
１０分間ベークする。このレジスト膜をマスクとして水
酸化ナトリウム１０％溶液と過酸化水素を１０対１に混
合したエッチャントにて基板（１）をエツチングし、段
差４０００人のメサ部（２）を形成する。レジスト膜は
専用ストリッパーを用いて除去する。そして、ソース電
極及びドレイン電極を形成する予定の部分以外に上述と
同様のレジスト膜を形成し、全面にＡ　ｕ　＋　Ｇ　ｅ
　／　Ｎ　ｉ　／　Ａ　ｕを３０００人蒸着する。そし
て、レジスト膜を除去し洗浄後、３６０℃、１０分間の
熱処理を施すことで、ソース電極（３）及びドレイン電
極（４）を形成する（第１図（ａ））。

次に、全面にＰＣＶＤ法を用いてＳｉ、Ｎ、膜（下部膜
）（５）を３０００人形成し、ソース・ドレイン電極（
３）（４）間部分に上述と同様のレジスト膜を形成した
後、このレジスト膜をマスクとしてＲＩＥ法を用いて３
１ｓＮ＋膜（５）をエツチングする（第１図（ｂ））。

このときの条件はＣＦ４ガス１０１０５ｅ、圧力５０ｍ
ｍＴｏｒｒ、出力５００ｗ、時間１０分である。

全面にレジスト（中間膜）（ＳＨＩＰＬＥＹ社製５ＡＬ
Ｉ　１０−ＰＬＩ）（６）を８０００人塗布し、２７０
℃にて３０分間ベークする（第１図（Ｃ））。次に、全
面にレジスト（フジ薬品製ＬＭＲ−３３）を３０００人
塗布し、６０℃にて３０分間ベークする。Ｄｅｅｐ　　
ＴＪＶ（２４８ｎｍ）でパターンを露光した後、８０℃
にて５分間ベークし、現像（９０秒）、リンス（３０秒
）をすることによりゲートパターン（配線パターン）（
７）を形成する（第１図（ｄ））。ここでゲートパター
ン（７）をオーバハング形状あるいは垂直形状としてい
る。尚、ここでイメージリバーサル法を用いてゲートパ
ターン（７）を形成してもよい。

基板（１）表面に対して４５°の方向からＴｉ膜（上部
膜）（８）を２０００人蒸着する（第１図（ｅ））。ゲ
ートパターン（７）の膜厚は３０００人であるから、Ｔ
ｉ膜（８）の蒸着方向が４５°の場合、開化（８）の幅
２は約１６００人となる。尚、得ようとするゲート長に
応じてゲートパターン（７）及びＴｉ膜（８）の膜厚と
Ｔｉ膜（８）の蒸着方向を適宜選択すればよい。Ｔｉ膜
（８）をマスクとして開化（９）からレジスト（６）を
ＲＩＥ法によりエツチングする。このときの条件はＯ，
ガス１０１０５ｃ、５０ｍｍＴｏｒｒ、出力５００ｗ、
時間１８分である。続いて、Ｔｉ膜（８）をマスクとし
て開化（９）からＳｉ、Ｎ、膜（５）をＲＩＥ法により
エツチングする（第１図（ｆ））。このときの条件はＣ
Ｆ、ガス１０１０５ｅ、圧力３０ｍｍＴｏｒｒ、出力５
００ｗ、時間１０分である。次に、ゲートパターン（７
）をジメチルホルムアミドにより除去して、該パターン
（７）上のＴｉ膜（８）を除去する（第１図（ｇ））。

残存するＴｉ膜（８）をマスクとしてレジスト（６）を
ＲＩＥ法によりエツチングする（第１図（ｈ））。この
ときの条件はＯ，ガス１０１０５ｅ、圧力５０ｍｍＴｏ
ｒｒ、出力５０ｗ１時間１８分である。３１　ｚ　Ｎ　
（膜（５）をマスクとして基板（１）を酒石酸と過酸化
水嵩を２０：１に混合したエッチャントを用いてエツチ
ングしてリセス部（１０）を形成する（第１図（ｉ））
。基板（１）表面に対して略垂直方向からゲート金属膜
（Ｔｉ：５００人、Ａｇ：６０００人＞　（１１）を蒸
着する（第１図（Ｊ））。レジスト（６）をシクロベン
クンにより除去して、レジスト（６）上のＴｉ膜（８）
及びゲート金属膜（１１）を除去することでゲート電極
（１２）を形成する（第１図（ｋ））。ここで形成され
たゲート電極（１２）はゲート長が０．１６μｍと非常
に小さく、かつ断面積の大きいものである。

尚、必要に応じて第１図（２）に示す如（、Ｓｉ。

Ｎ４膜（５）を除去してもよい。また、ゲートパッドの
形成予定部位にもＳｉ、Ｎ、膜を用い、ゲート電極と同
様の形状のゲートパッドを形成することもできる。

尚、本実施例ではゲート電極（１２）とともにゲートパ
ッド（１３）を形成した場合を示している。

（ト）発明の効果 本発明は以上の説明から明らかなように中間膜の膜厚と
上部膜の形成方向により電極や配線の線幅を決定できる
とともに、電極や配線の断面積を大きくすることができ
る。

すなわち、本発明方法を用いてＦＥＴやＨＥＭＴのゲー
ト電極を形成すると、該ゲート電極はゲート長が短くか
つ断面積が大きくなり、ＦＥＴやＨＥＭＴの性能を著し
く向上させることができる。

【図面の簡単な説明】

第１図（ａ）乃至（１）は本発明方法を説明するための
工程説明図、第２図（ａ）乃至（ｈ）は従来技術を説明
するための工程説明図である。 （１）・・・半導体基板、（２）・・・メサ部、（３）
・・・ソース電極、（４）・・・ドレイン１を極、（５
）・・・下部膜、（６）・・・中間膜、（７）・・・配
線パターン、（８）・・・上部膜、（９）・・・開化、
（１０）・・・リセス部、（１１）・・・金属膜、（１
２）・・・ゲート電極、（１３）・・・ゲートパッド。

Claims (1)

【特許請求の範囲】
1. １、半導体基板上に下部膜を形成する工程と、この下部
   膜上に中間膜を形成する工程と、この中間膜上に配線パ
   ターンを形成する工程と、基板表面に対して斜め方向か
   ら前記配線パターンよりも小さい膜厚の上部膜を形成す
   る工程と、この上部膜をマスクとして前記下部膜及び中
   間膜をエッチングする工程と、前記配線パターンを除去
   する工程と、残存した上部膜をマスクとして前記中間膜
   をエッチングする工程と、基板表面に対して略垂直方向
   から金属膜を形成する工程と、前記中間膜を除去する工
   程と、を含むことを特徴とする半導体装置の製造方法。