JPH02275643A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、半導体装置の製造方法に関し、特に微細な線
幅の電極や配線を形成する方法に関する。

（ロ）従来の技術 半導体装置の電極や配線を選択的に形成する方法として
、リフトオフがある。これは基板上にレジスト膜を塗布
し、該レジスト膜を選択的に露光し、現像してレジスト
膜を開孔し、その上から電極材料を蒸着させ、レジスト
膜とレジスト膜上の？を極材料を除去することで、レジ
スト膜の開化部分のみで基板上に電極を形成するもので
ある。

一般にレジスト膜の選択的な露光はマスクを用いて行わ
れる。紫外線あるいは、遠赤外線による露光で開化され
たレジスト膜をマスクとして用いて形成した電極の実現
可能な最小線幅は０．　４〜０．５μｍ程度である。こ
れ以下の線幅を得る方法としては、Ｘ線による露光や、
マスクを用いずにレジスト膜を電子ビームで直線描画す
るものがある。しかし、Ｘ′ＪＩＡ露光の場合、Ｘ線露
光用マスクの製作が難しく、多くの工程を必要とし製作
コストが高く、また電子ビームで直接描画する場合は、
描画時間が非常に長くなるので、製造能率が極端に悪く
量産には不向きであるといった欠点を有している。

一方、電界効果型トランジスタ（ＦＥＴ）　、特にＧａ
Ａｓを用いたショットキ障壁によるＦＥＴや、ヘテロ接
合界面に蓄積する高移動電子を利用したＨ　Ｅ　ＭＴ、
特にＧ　ａ　Ａ　ｓ　／　Ａ　Ｉ　Ｇ　ａ　Ａ　ｓ　へ
テロ接合を有するＨ　Ｅ　Ｍ　Ｔは高電子移動度を有す
るので超高周波素子として使用される。ＦＥＴやＨＥＭ
Ｔのマイクロ波特性を向上させる（特に雑音指数の低下
）には、ゲート超の短縮が必要である。

そこで、レジスト膜の開孔幅よりも短い線幅を得る方法
が提案されている（特開昭６３−２１８７７号公報参照
）。

この方法を第４図（ａ）乃至（ｇ）を用いて説明する。

まず、メサ部（２２）が形成された基板（２１）上にソ
ース電極（２３）及びドレイン電極（２４）を形成する
（第４図（ａ））。続いて全面にレジスト膜（２５）を
形成しく第４図（ｂ））、パターニングする（第４図（
Ｃ））。その後、基板（２１）表面に対して斜め方向か
ら金属膜（２６）を蒸着する（第４図（ｄ））。このと
き、金属膜（２６）が基板（２１）表面のゲート電極を
形成する予定の部位に付着しないように蒸着する方向を
決める必要がある。リセス部（２７）を形成しく第４図
（ｅ））、基板（２１）に対して垂直方向からゲート金
属膜（２８）を蒸着する（第４図（ｆ））。

最後にレジスト膜（２５）を除去することによりゲート
電極（２９）とゲートμ・Ｚド（３０ンを形成する（第
４図（ｇ））。

（ハ）発明が解決しようとする課題 上述した方法によっては、ゲート電極（２９）の長さは
短くなるが、その分、断面積も小さくなりゲート抵抗が
増大するという問題がある。

また、第４図（ｄ）に示した斜め蒸着のときにレジスト
膜（２５）の内壁に金属膜（２６）が付着してしまい、
後のりフトオフが困難になったり、ゲートバンド（３０
）のように広い部分をゲー）を極（１０）と同時に形成
する場合には、リフトオフ後に基板（２１）表面に付着
した金属膜（２６）がパリ（３１）となって残存すると
いう問題がある。

（ニ）課題を解決するための手段 本発明は、半導体基板上に絶縁膜を形成する工程と、前
記絶縁膜上にレジスト膜を形成する工程と、前記レジス
ト膜をパターニングして開化を形成する工程と、基板表
面に対して斜め方向から第一の金属膜を形成する工程と
、前記第一の金属膜をマスクとして前記絶縁膜をエツチ
ングする工程と、基板表面に対して略垂直方向から第二
の金属膜を形成する工程と、前記レジスト膜を除去する
工程とを含むこと、を特徴とする半導体装置の製造方法
である。

（ホ）作用 本発明によれば、レジスト膜に形成する開化の幅に関係
なく、該レジスト膜と第一の金属膜の膜厚及び第一の金
属膜を形成する方向により電極や配線の線幅を決定でき
、しかもその線幅を前記開化の幅よりも短かくすること
ができる。

また、開孔を逆テーパ状に形成することにより開孔の内
壁に第一の金属膜が付着し難くなるので、リフトオフの
工程が容易となり、パリも発生しない。

（へ）実施例 本発明方法をＨＥ　Ｍ　Ｔに適用した第１実施例につい
て第１図（ａ）乃至（ｈ）を用いて説明する。

ＧａＡｓ基板上にアンドープＧａＡｓを５０００Ａ、ア
ンドープＡＪ！ＧａＡｓ　（Ａｌ＝０．３）を５０人、
ＳｉドープＡｇＧａＡｓ　（ＡＪ！＝０゜３、Ｎ　＝　
２　Ｘ　Ｉ　Ｑ　”ｃｍ−”）を５００人、Ｓｉドープ
ＧａＡｓ　（Ｎ＝４　ｘ　１０”ｃｍ−’）を５００人
順次ＭＢＥ法を用いて成長し半導体基板（１）を完成す
る。そして、基板（１）上にレジスト膜（東京応化製の
ＯＭ　Ｒレジスト）を１６０００人塗布し、８０℃にて
１０分間ベークする。ＵＶ光にてパターンを露光した後
、現像、リンスをし、１５０℃にて１０分間ベークする
。このレジスト膜をマスフとして水酸化ナトリウム１０
％溶液と過酸化水素を１０対ｌに混合したエッチャント
にて基板（１）をエツチングしメサ部（２）を形成する
。レジスト膜は専用ストリッパーを用いて除去する。メ
サ部（２）が形成された基板（１）上にＰＣＶＤ法を用
いてＳｉ、Ｎ、膜（絶縁膜）（３）を２５００人形成す
る（第１図（ａ））。

次に、ソース電極及びドレイン′を極を形成する予定の
部分以外に上述と同様のレジスト膜を形成し、このレジ
スト膜をマスクとしてＲＩＥ法を用いてＳ＋＊Ｎｉ膜（
３）を除去する。このときの条件はＣＦ４　ガス１０　
ｓｅｃｍ、圧力５０　ｍｍＴｏｒｒ、出力ｓｏｏｗ、時
間７分である。続いて、Ａｕ＋Ｇｅ／Ｎｉを２５００人
蒸着し、レジスト膜を除去し洗浄後、３６５℃、１０分
間の熱処理を施すことで、ソース電極（４）及びドレイ
ン電極（５）を形成する。そして、レジスト膜（フジハ
ンド１７ｊＬＭＲレジスト）（６）を７０００人塗布し
、６０℃にて６０分間ベークする。ＤｅｅｐＵＶ光にて
パターンを露光した後、８０℃にて５分間ベークし、現
ｆｉ（９０秒）、リンス（３０秒）をすることにより、
逆テーパ状（テーバ角６０°）の開孔（１２）を形成す
る（第１図（Ｃ））。

基板（１）表面に対して６５°の方向からＡｌ膜（第一
の金属膜）（７）を２０００人蒸着する（第１図（ｄ）
）。このときの角度はレジスト膜（６）の開孔（１２）
の内壁の一方側（１３）にへ２膜（７）が自身の膜厚分
のみ接することができるようにするのが望ましいが実際
には後の工程のりフトオフの容易さ、及びパリの発生を
防止するためにテーパよりも少し大きくしている。また
、後の工程において、基板（１）上のゲート金属膜とＡ
Ａ膜上のゲート金属膜を完全に連続した形にするために
、該Ａｌ膜（７）の膜厚は一定に厚くできない。このよ
うなことから、本実施例の場合、角度は基板に対して６
０〜７０°、膜厚は２０００〜４０００人が適切である
。尚、後の工程のリフトオフの容易さ、あるいはパリの
発生を考慮しないならば、前記角度を６０”　以下とし
てもよい。

Ａｌ膜（７）をマスクとして基板（１）表面に対して略
垂直方向からＲＩＥ法を用いてＳＩ＋Ｎｌ＋膜（３）を
除去する（第１図（ｅ））。このときの条件はＣＦ＋、
ガス１０１０５ｃ、圧力５０　ｍａ＋Ｔｏｒｒ、出力６
００Ｗ、時間６分である。また、エツチング時間を長く
することでＳ　Ｉ　ＩＮ　４膜はサイド方向へエツチン
グされるので、エンチング時間を調整することでリセス
幅を調整することができる。

残存したＳｉ、Ｎ、膜（３）をマスクとして基板（１）
を酒石酸と過酸化水素を２０：１に混合したエンチャン
トを用いてエツチングして１朶さ５００人のリセス部（
８）を形成する（第１図（ｆ））。

基板（１）表面に対して略垂直方向からゲート金属膜（
Ｔｉ：５００人、Ａｌ　：　６０００人；第二の金属膜
）（９）を蒸着する（第１図（ｇ））。

最後にレジスト膜（６）を除去することでゲート電極（
１０）及びゲートパッド（１１）を形成する（第１図（
ｈ））。このゲートを極（１０）のゲート長は開孔（１
２）の上端の幅が０．４μｍであっても０．２μｍとす
ることができる。また、ゲート電極（１０）のゲート抵
抗はＳｉＮ、膜（７）もゲート電極いて用いることがで
きるので、０．４μｍ長のゲート電極のゲート抵抗より
も２０％程度小さくすることができる。

次に、第２実施例について説明する。

上述した第１実施例の第１図（ｈ）の工程に続いて、第
２図に示す如（Ｓｉ、Ｎ、膜（３）上に残存したＡ２膜
（７）をリン酸水溶液によりエツチング除去する。

これによって、Ｓｉ、Ｎ、膜（３）にＡｆｆｉ膜（７）
が接することにより発生するゲート容量をなくすること
ができ、結局ゲート電極（１０）のゲート容量を第１実
施例に比し低減することができる。

次に第３実施例について説明する。

上述した第１実施例の第１図（ｈ）の工程に続いて、第
３図に示す如＜５ＩＳＮ、膜（３）上に残存したＡｌ膜
（７）をリン酸水溶液によりエツチングする。本実施例
の場合、第２実施例のようにゲートバンド（１１）下の
Ａ２膜（７）を全てエツチングするのではなく、ゲート
電極（１０）下のＡｌ膜（７）が全てエンチングされる
時点からゲートパッド（１１〉下のＡ２膜（７）が全て
エツチングされる時点までの間でエンチングを止めてい
る。而してゲートパッド（１１）下にＡｆｆｉｌｌ！（
７）が残存することになる。

これによって、ゲート容量を低減し、かつゲートパッド
（１１）のはがれを防止することができる。

すなわち、第２実施例では、ゲートパッド（ｌ］）の庇
部（１３）の重みによりゲートパッド（１１）に脚部（
１４）で折れてしまう虞があるが、本実施例ではゲート
容量の低減に関係のないゲートパッド（１１）下にＡｌ
膜（７）を残しているので、脚部（１４）の折れが発生
する虞を無くすことができる。

尚、ゲート電極（１０）下にＡｌ膜（７）が全くなくと
も、ゲート電極（１０）の庇部（１５）はゲートパッド
（１１）の庇部（１４）に比し十分に軽いのでゲート電
極（１０）の脚部（工６）は殆んど折れることはない。

−上述の各実施例にＢいて、第１図（ｂ）の工程におい
て、次にゲートパッド（１１）が形成される部分のＳｉ
、Ｎ、膜（３）のみを除去してもよい。尚、ゲート電極
（１０）が形成される部分のＳｉ、Ｎ、膜（３）がない
と種々の不都合（例えばリセス部を形成した場合、Ａｌ
膜（７）の両側に溝ができてしまいソース・ドレイン間
の抵抗が増大する。）がある。

また、上述の各実施例ではりフトオフの工程を容易にす
ること及びパリの発生を防止することを考慮して、開孔
（１２）を逆テーパ状としたが、開化（１２）の形状を
テーパ無し、順テーパ状とし、ゲートを極の短縮及び低
抵抗化のみを達成するようにしてもよい。

（ト）発明の効果 本発明は以上の説明から明らかなように、形成される電
極や配線の幅はレジスト膜のパターニングの幅よりも狭
いものとなる。すなわち、従来のフォトエツチングで実
現可能な線幅よりも短いゲート長を得ることができ、Ｆ
ＥＴやＨＥ　Ｍ　Ｔの特性の大幅な改善を図ることがで
きる。

また、開化の形状等を工夫することにより、リフトオフ
の工程を容易にしたり、パリの発生を防止できる。

【図面の簡単な説明】

第１図＜ａ）乃至（ｈ）は本発明の第１実施例を説明す
るための工程説明図、第２図は本発明の第２図実施例を
説明するための工程説明図、第３図は本発明の第３実施
例を説明するための工程説明図、第４図（ａ）乃至（ｇ
）は従来技術を説明するための工程説明図である。 （１）・・・半導体基板、（２）・・・メサ部、（３）
・・・絶縁膜（Ｓ　ｉ　ｘＮｔ）　、（６）・・レジス
ト膜、（７）・・・第一の金属膜（Ａｆｆｉ膜）、（９
）・・・ゲート金属膜（第二の金属ｔｌり　、　（１０
）・・・ゲート電極、（１１）・・・ゲートパッド。 第２図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に絶縁膜を形成する工程と、前記絶縁
   膜上にレジスト膜を形成する工程と、前記レジスト膜を
   パターニングして開孔を形成する工程と、基板表面に対
   して斜め方向から第一の金属膜を形成する工程と、前記
   第一の金属膜をマスクとして前記絶縁膜をエッチングす
   る工程と、基板表面に対して略垂直方向から第二の金属
   膜を形成する工程と、前記レジスト膜を除去する工程と
   、を含むことを特徴とする半導体装置の製造方法。 ２、前記第一の金属膜をエッチングする工程を含むこと
   を特徴とする請求項１記載の半導体装置の製造方法。 ３、前記開孔を逆テーパ状に形成することを特徴とする
   請求項１または２記載の半導体装置の製造方法。