JPH02275369A - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
- Publication number
- JPH02275369A JPH02275369A JP9664989A JP9664989A JPH02275369A JP H02275369 A JPH02275369 A JP H02275369A JP 9664989 A JP9664989 A JP 9664989A JP 9664989 A JP9664989 A JP 9664989A JP H02275369 A JPH02275369 A JP H02275369A
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- Japan
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- signal
- supplied
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- serial digital
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- Pending
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- 238000005070 sampling Methods 0.000 title claims abstract description 17
- 239000003990 capacitor Substances 0.000 claims abstract description 14
- 238000010586 diagram Methods 0.000 description 10
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、Ｄ／Ａ変換器から出力されるアナログ信号
を一定時間ホールドするのに用いて好適なサンプルホー
ルド回路に関する。
を一定時間ホールドするのに用いて好適なサンプルホー
ルド回路に関する。
「従来の技術」
サンプルホールド回路は、アナログ信号を一定時間ホー
ルドするのに用いられる。たとえば、シリアルデジタル
データがＤ／Ａ変換器によって、アナログ信号に変換さ
れた後、一定期間ホールドが必要な場合に用いられる。
ルドするのに用いられる。たとえば、シリアルデジタル
データがＤ／Ａ変換器によって、アナログ信号に変換さ
れた後、一定期間ホールドが必要な場合に用いられる。
第５図は上述した従来のサンプルホールド回路およびそ
の周辺回路の構成を示すブロック図である。また、第６
図は同回路の動作を説明するための波形図である。
の周辺回路の構成を示すブロック図である。また、第６
図は同回路の動作を説明するための波形図である。
この図において、Ｄ／Ａ変換器Ｉでは、時刻ｔでラッチ
信号Ｓ２がハイレベルになると、第１のシリアルデジタ
ルデータＳ１が取り込まれ、時刻ｔ、でアナログ信号Ｓ
３に変換される。このアナログ信号Ｓ３は、バッファア
ンプ２を介して、アナログスイッチ３の一端に供給され
る。そして、所定のタイミング、すなわち第２のシリア
ルデジタルデータの下位ビット側の時刻ｔ３において、
サンプル信号Ｓ４がハイレベルになると、アナログスイ
ッチ３がオン状態になる。アナログスイッチ３がオン状
態になると、アナログスイッチ３の他端に接続されたコ
ンデンサ４に供給され、このコンデンサを充電する。そ
して、時刻ｔ４でサンプル信号Ｓ４がローレベルになる
と、コンデンサ４には、時刻ｔ４の時点でのアナログ信
号Ｓ３の電圧が保持され、この充電電圧がバッファアン
プから出力される。
信号Ｓ２がハイレベルになると、第１のシリアルデジタ
ルデータＳ１が取り込まれ、時刻ｔ、でアナログ信号Ｓ
３に変換される。このアナログ信号Ｓ３は、バッファア
ンプ２を介して、アナログスイッチ３の一端に供給され
る。そして、所定のタイミング、すなわち第２のシリア
ルデジタルデータの下位ビット側の時刻ｔ３において、
サンプル信号Ｓ４がハイレベルになると、アナログスイ
ッチ３がオン状態になる。アナログスイッチ３がオン状
態になると、アナログスイッチ３の他端に接続されたコ
ンデンサ４に供給され、このコンデンサを充電する。そ
して、時刻ｔ４でサンプル信号Ｓ４がローレベルになる
と、コンデンサ４には、時刻ｔ４の時点でのアナログ信
号Ｓ３の電圧が保持され、この充電電圧がバッファアン
プから出力される。
「発明が解決しようとする課題」
ところで、上述した従来の回路では、サンプルホールド
回路のサンプルタイミングをＤ／Ａ変換器に供給される
シリアルデジタルデータのＬＳＢ（最下位ビット）側に
設定している。このため、Ｄ／Ａ変換器から出力される
アナログ信号を取り込む際、現在Ｄ／Ａ変換器に供給さ
れているシリアルデジタルデータのＬＳＢ側のデータが
デジタルノイズとしてサンプルホールド回路のバッファ
アンプなどを介して侵入する。したがって、このサンプ
ルホールド回路では、上記デジタルノイズをサンプルホ
ールドしてしまいサンプル精度が悪化する。特に、シリ
アルデジタルデータのＬＳＢ側は、アナログ信号の微少
電圧を表しているため、当該サンプルホールド回路では
、アナログ信号の低レベルでのサンプル精度が極度に悪
化するという問題を生じる。
回路のサンプルタイミングをＤ／Ａ変換器に供給される
シリアルデジタルデータのＬＳＢ（最下位ビット）側に
設定している。このため、Ｄ／Ａ変換器から出力される
アナログ信号を取り込む際、現在Ｄ／Ａ変換器に供給さ
れているシリアルデジタルデータのＬＳＢ側のデータが
デジタルノイズとしてサンプルホールド回路のバッファ
アンプなどを介して侵入する。したがって、このサンプ
ルホールド回路では、上記デジタルノイズをサンプルホ
ールドしてしまいサンプル精度が悪化する。特に、シリ
アルデジタルデータのＬＳＢ側は、アナログ信号の微少
電圧を表しているため、当該サンプルホールド回路では
、アナログ信号の低レベルでのサンプル精度が極度に悪
化するという問題を生じる。
この発明は、上述の問題に鑑みてなされたもので、アナ
ログ信号の低レベルでのサンプル精度を上げることがで
きるサンプルホールド回路を提供することを目的として
いる。
ログ信号の低レベルでのサンプル精度を上げることがで
きるサンプルホールド回路を提供することを目的として
いる。
「課題を解決するための手段」
このような問題点を解決するために、この発明では所定
ビット数単位で順次供給されるシリアルデジタルデータ
を１単位分のデータ供給が終了する毎にアナログ信号に
変換するＤ／Ａ変換器の出力信号をサンプルホールドす
るサンプルホールド回路において、 入力端に前記Ｄ／Ａ変換器の出力信号が供給される第１
のバッファアンプと、一端が前記第１のバッファアンプ
の出力端に接続され、サンプル信号が供給されると導通
状態になるアナログスイッチと、一端が前記アナログス
イッチの他端に接続され、他端が接地されるコンデンサ
と、前記アナログスイッチと前記コンデンサとの接続点
に入力端が接続された第２のバッファアンプと、前記Ｄ
／Ａ変換器に次の１単位分のシリアルデジタルデータが
供給され、そのビットの上位ビットからサンプリングを
開始し、所定ビット下位となるタイミングにおいて、サ
ンプリングを終了するように前記サンプル信号を制御す
るサンプル信号制御手段とを具備することを特徴とする
。
ビット数単位で順次供給されるシリアルデジタルデータ
を１単位分のデータ供給が終了する毎にアナログ信号に
変換するＤ／Ａ変換器の出力信号をサンプルホールドす
るサンプルホールド回路において、 入力端に前記Ｄ／Ａ変換器の出力信号が供給される第１
のバッファアンプと、一端が前記第１のバッファアンプ
の出力端に接続され、サンプル信号が供給されると導通
状態になるアナログスイッチと、一端が前記アナログス
イッチの他端に接続され、他端が接地されるコンデンサ
と、前記アナログスイッチと前記コンデンサとの接続点
に入力端が接続された第２のバッファアンプと、前記Ｄ
／Ａ変換器に次の１単位分のシリアルデジタルデータが
供給され、そのビットの上位ビットからサンプリングを
開始し、所定ビット下位となるタイミングにおいて、サ
ンプリングを終了するように前記サンプル信号を制御す
るサンプル信号制御手段とを具備することを特徴とする
。
「作用」
所定ビット数単位で順次供給されるシリアルデジタルデ
ータを１単位分のデータ供給が終了する毎にＤ／Ａ変換
器によってアナログ信号に変換する。このＤ／Ａ変換器
から出力される上記アナログ信号を第１のバッファアン
プを介してアナログスイッチの一端に供給する。そして
、上記Ｄ／Ａ変換器に次の１単位分のシリアルデジタル
データが供給されると、そのビットの上位ビットからサ
ンプリングを開始し、所定ビット下位となるタイミング
でサンプリングを終了するサンプル信号をサンプル信号
制御手段からアナログスイッチに供給する。このサンプ
ル信号のサンプリング期間中に上記アナログ信号をコン
デンサに充電する。そして、上記サンプリング終了のタ
イ゛ミングで、上記コンデンサの充電電圧を保持し、第
２のバッファアンプを介して出力する。
ータを１単位分のデータ供給が終了する毎にＤ／Ａ変換
器によってアナログ信号に変換する。このＤ／Ａ変換器
から出力される上記アナログ信号を第１のバッファアン
プを介してアナログスイッチの一端に供給する。そして
、上記Ｄ／Ａ変換器に次の１単位分のシリアルデジタル
データが供給されると、そのビットの上位ビットからサ
ンプリングを開始し、所定ビット下位となるタイミング
でサンプリングを終了するサンプル信号をサンプル信号
制御手段からアナログスイッチに供給する。このサンプ
ル信号のサンプリング期間中に上記アナログ信号をコン
デンサに充電する。そして、上記サンプリング終了のタ
イ゛ミングで、上記コンデンサの充電電圧を保持し、第
２のバッファアンプを介して出力する。
「実施例」
次に、図面を参照してこの発明の実施例について説明す
る。
る。
第１図はこの発明の一実施例の構成を示すプロッり図で
ある。なお、この図において、第５図に示す従来例の各
部に対応する部分については同一の符号を付して説明を
省略する。
ある。なお、この図において、第５図に示す従来例の各
部に対応する部分については同一の符号を付して説明を
省略する。
この図において、６はサンプル信号制御手段であり、ア
ナログスイッチ３に供給するサンプル信号Ｓ４を制御す
るようになっている。このサンプル信号制御手段６は、
Ｄ／Ａ変換器１によってアナログ信号Ｓ３に変換される
１単位分のデータの次の１単位分のデータの上位３ビ、
ト自から所定ビット下位、すなわち１１ビツト目までの
間ノ＼イレベルになるサンプル信号Ｓ４を出力するよう
になっている。
ナログスイッチ３に供給するサンプル信号Ｓ４を制御す
るようになっている。このサンプル信号制御手段６は、
Ｄ／Ａ変換器１によってアナログ信号Ｓ３に変換される
１単位分のデータの次の１単位分のデータの上位３ビ、
ト自から所定ビット下位、すなわち１１ビツト目までの
間ノ＼イレベルになるサンプル信号Ｓ４を出力するよう
になっている。
次に、上記構成によるこの実施例の動作について説明す
る。ここで、第２図は本実施例の動作を説明するための
波形図、第３図および第４図は同実施例の最終出力電圧
の歪みを説明するための波形図である。
る。ここで、第２図は本実施例の動作を説明するための
波形図、第３図および第４図は同実施例の最終出力電圧
の歪みを説明するための波形図である。
まず、第２図（ａ）に示す第１のシリアルデジタルデー
タＳ１がＤ／Ａ変換ｉｔに供給される。
タＳ１がＤ／Ａ変換ｉｔに供給される。
このＤ／Ａ変換器１では、時刻ｔ、でう・ソチ信号Ｓ２
がハイレベルになると、第１の７リアルデジタルデータ
Ｓ１が取り込まれ、時刻ｔ、でアナログ信号Ｓ３に変換
され、かつ、このアナログ信号Ｓ３はラッチされる。こ
のアナログ信号Ｓ３は、ノ望・ノファアンプ２を介して
、アナログスイッチ３の一端に供給される。そして、第
２図（ｄ）に示す時刻ｔ９、すなわち現在供給されてい
る第２のシリアルデジタルデータＳ１の上位側から３ビ
ツト目でサンプル信号制御手段６から出力されるサンプ
ル信号Ｓ４がハイレベルになると、アナログスイッチ３
がオン状態になる。アナログスイッチ３がオン状態にな
ると、バッファアンプ２を介して供給されていたアナロ
グ信号Ｓ３は、アナログスイッチ３の他端に接続された
コンデンサ４に充電される。サンプル信号Ｓ４がハイレ
ベルの間、すなわち時刻ｔ、から第２のシリアルデジタ
ルデータの上位側から１１ビツト目の時刻ｔ８までの間
、アナログ信号Ｓ３の電圧はコンデンサ４に充電される
。そして、第２のシリアルデジタルデータＳ１の１１ビ
ツト目、すなわち時刻ｔ８でサンプル信号制御手段６か
らのサンプル信号Ｓ４がローレベルになると、コンデン
サ４には、時刻ｔ８でのアナログ信号Ｓ３の電圧が保持
され、かつ、ノＸＩ・ノファアンブ５を介して第３図お
よび第４図に示すシリアルデジタルデータＳ１の下位ビ
・ノドデータによって生じる歪みが重畳されていないア
ナログ信号が出力される。
がハイレベルになると、第１の７リアルデジタルデータ
Ｓ１が取り込まれ、時刻ｔ、でアナログ信号Ｓ３に変換
され、かつ、このアナログ信号Ｓ３はラッチされる。こ
のアナログ信号Ｓ３は、ノ望・ノファアンプ２を介して
、アナログスイッチ３の一端に供給される。そして、第
２図（ｄ）に示す時刻ｔ９、すなわち現在供給されてい
る第２のシリアルデジタルデータＳ１の上位側から３ビ
ツト目でサンプル信号制御手段６から出力されるサンプ
ル信号Ｓ４がハイレベルになると、アナログスイッチ３
がオン状態になる。アナログスイッチ３がオン状態にな
ると、バッファアンプ２を介して供給されていたアナロ
グ信号Ｓ３は、アナログスイッチ３の他端に接続された
コンデンサ４に充電される。サンプル信号Ｓ４がハイレ
ベルの間、すなわち時刻ｔ、から第２のシリアルデジタ
ルデータの上位側から１１ビツト目の時刻ｔ８までの間
、アナログ信号Ｓ３の電圧はコンデンサ４に充電される
。そして、第２のシリアルデジタルデータＳ１の１１ビ
ツト目、すなわち時刻ｔ８でサンプル信号制御手段６か
らのサンプル信号Ｓ４がローレベルになると、コンデン
サ４には、時刻ｔ８でのアナログ信号Ｓ３の電圧が保持
され、かつ、ノＸＩ・ノファアンブ５を介して第３図お
よび第４図に示すシリアルデジタルデータＳ１の下位ビ
・ノドデータによって生じる歪みが重畳されていないア
ナログ信号が出力される。
このように、サンプル信号制御手段６から出力されるサ
ンプル信号Ｓ４のサンプル期間をＭＳＢ側から１１ビ、
ト目までにすることで、ノぐ・ノファアンプ５から出力
されるアナログ信号は、理論歪のみになる。すなわち、
シリアルデジタルデータＳ１の下位ビットによるデジタ
ルノイズは、サンプルホールド回路の出力電圧に重畳さ
れなくなる。
ンプル信号Ｓ４のサンプル期間をＭＳＢ側から１１ビ、
ト目までにすることで、ノぐ・ノファアンプ５から出力
されるアナログ信号は、理論歪のみになる。すなわち、
シリアルデジタルデータＳ１の下位ビットによるデジタ
ルノイズは、サンプルホールド回路の出力電圧に重畳さ
れなくなる。
「発明の効果」
上述したようにこの発明では、サンプルホールドのより
上位ビット側にすることによって、アナログ信号の低レ
ベルでのサンプル精度を向上させることができる利点が
得られる。
上位ビット側にすることによって、アナログ信号の低レ
ベルでのサンプル精度を向上させることができる利点が
得られる。
第１図はこの発明の一実施例の構成を示すブロック図、
第２図は同実施例の動作を説明するための波形図、第３
図および第４図は同実施例の最終出力電圧の歪みを説明
するための波形図、第５図は従来のサンプルホールド回
路および周辺回路の構成を示すブロック図、第６図は従
来例の動作を説明するための波形図である。 １・・・・・・Ｄ／Ａ変換］ ２・・・・・・バッファ
アンプ（第１のバッファアンプ）、３・・・・・・アナ
ログスイッチ、４・・・・・・コンデンサ、５・・・・
・・バッファアンプ（第２のバッファアンプ）、６・・
・・・・サンプル信号制御手段。
第２図は同実施例の動作を説明するための波形図、第３
図および第４図は同実施例の最終出力電圧の歪みを説明
するための波形図、第５図は従来のサンプルホールド回
路および周辺回路の構成を示すブロック図、第６図は従
来例の動作を説明するための波形図である。 １・・・・・・Ｄ／Ａ変換］ ２・・・・・・バッファ
アンプ（第１のバッファアンプ）、３・・・・・・アナ
ログスイッチ、４・・・・・・コンデンサ、５・・・・
・・バッファアンプ（第２のバッファアンプ）、６・・
・・・・サンプル信号制御手段。
Claims (1)
- 【特許請求の範囲】 所定ビット数単位で順次供給されるシリアルデジタルデ
ータを１単位分のデータ供給が終了する毎にアナログ信
号に変換するＤ／Ａ変換器の出力信号をサンプルホール
ドするサンプルホールド回路において、 入力端に前記Ｄ／Ａ変換器の出力信号が供給される第１
のバッファアンプと、一端が前記第１のバッファアンプ
の出力端に接続され、サンプル信号が供給されると導通
状態になるアナログスイッチと、一端が前記アナログス
イッチの他端に接続され、他端が接地されるコンデンサ
と、前記アナログスイッチと前記コンデンサとの接続点
に入力端が接続された第２のバッファアンプと、前記Ｄ
／Ａ変換器に次の１単位分のシリアルデジタルデータが
供給され、そのビットの上位ビットからサンプリングを
開始し、所定ビット下位となるタイミングにおいて、サ
ンプリングを終了するように前記サンプル信号を制御す
るサンプル信号制御手段とを具備することを特徴とする
サンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9664989A JPH02275369A (ja) | 1989-04-17 | 1989-04-17 | サンプルホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9664989A JPH02275369A (ja) | 1989-04-17 | 1989-04-17 | サンプルホールド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02275369A true JPH02275369A (ja) | 1990-11-09 |
Family
ID=14170677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9664989A Pending JPH02275369A (ja) | 1989-04-17 | 1989-04-17 | サンプルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02275369A (ja) |
-
1989
- 1989-04-17 JP JP9664989A patent/JPH02275369A/ja active Pending
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