JPS60182100A - サンプルホ−ルド回路 - Google Patents
サンプルホ−ルド回路Info
- Publication number
- JPS60182100A JPS60182100A JP59036979A JP3697984A JPS60182100A JP S60182100 A JPS60182100 A JP S60182100A JP 59036979 A JP59036979 A JP 59036979A JP 3697984 A JP3697984 A JP 3697984A JP S60182100 A JPS60182100 A JP S60182100A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- sample
- hold circuit
- input
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、アナログ入力を、スイッチを介して接続され
たホールディングコンデンサにホールドさせるサンプル
ホールド回路に関するものである。
たホールディングコンデンサにホールドさせるサンプル
ホールド回路に関するものである。
サンプルホールド回路は、アナログ入力を一定の期間内
にサンプリングし、それを次のサンプリング時間までホ
ールディングコンデンサに記憶している。
にサンプリングし、それを次のサンプリング時間までホ
ールディングコンデンサに記憶している。
複数のアナログ入力を順次切換えて入力し、それをＡ／
Ｄ変換するＡ／Ｄ変換システムにおいては、Ａ／Ｄ変換
器が変換動作を実行している間は、Ａ／Ｄ変換器の入力
が一定値でなければならない。このため、Ａ／Ｄ変換シ
ステムには、Ａ／Ｄ変換器の前段に、入力信号に相当す
る電圧値をホールドするサンプルホールド回路が設けら
れたものがあった。
Ｄ変換するＡ／Ｄ変換システムにおいては、Ａ／Ｄ変換
器が変換動作を実行している間は、Ａ／Ｄ変換器の入力
が一定値でなければならない。このため、Ａ／Ｄ変換シ
ステムには、Ａ／Ｄ変換器の前段に、入力信号に相当す
る電圧値をホールドするサンプルホールド回路が設けら
れたものがあった。
従来、このようなサンプルホールド回路が設けられたＡ
／Ｄ変換システムとして、例えば、第１図に示す構成ブ
ロック図のものがあった。
／Ｄ変換システムとして、例えば、第１図に示す構成ブ
ロック図のものがあった。
第１図において、１０は入力部、２０は増幅器、３０は
ローパスフィルタ、４０はサンプルホールド回路、５０
はＡ／Ｄ変換器である。
ローパスフィルタ、４０はサンプルホールド回路、５０
はＡ／Ｄ変換器である。
入力部１０には、アナログ入力が入力される入力端子１
１□〜１〜が設けられている。１２１〜１２ｎはスイッ
チであり、各入力端子１１１〜１１ｎごとに設けられて
いる。これらのスイッチ１２１〜１２ｎが選択的に開閉
されること罠よって、増幅器２ｏへの入力が切り換えら
れる。
１□〜１〜が設けられている。１２１〜１２ｎはスイッ
チであり、各入力端子１１１〜１１ｎごとに設けられて
いる。これらのスイッチ１２１〜１２ｎが選択的に開閉
されること罠よって、増幅器２ｏへの入力が切り換えら
れる。
増幅器２０は、入力部１０から送られたアナログ入力を
増幅する。
増幅する。
ローパスフィルタ３０は、増幅器２０で発生する入力信
号とは関わりのない固有の雑音を低減する。
号とは関わりのない固有の雑音を低減する。
このローパスフィルタ３０は、第２図のＡの部分に示す
ような構成になっている。
ような構成になっている。
サンプルホールド回路４０は、Ａ／Ｄ変換器５０への入
力信号に相当する電圧値をホールドする。このサンプル
ホールド回路４０は、第２図のＢの部分に示すような構
成になっている。電圧値は第２図のホールディングコン
デンサＣにホールドされる。
力信号に相当する電圧値をホールドする。このサンプル
ホールド回路４０は、第２図のＢの部分に示すような構
成になっている。電圧値は第２図のホールディングコン
デンサＣにホールドされる。
Ａ／Ｄ変換器５０は、サンプルホールド回路４０からの
アナログ信号をディジタル信号に変換する。
アナログ信号をディジタル信号に変換する。
このようなＡ／Ｄ変換システムでは、増幅器２０の雑音
を低減するローパスフィルタ３０を有することから、高
精度でＡ／Ｄ変換を実行することができるというオリ点
がある。しかし、増幅器２０、ローパス期以内でなけれ
ばならず、特にローパスフィルタの減衰率には限界があ
るという問題点があった。
を低減するローパスフィルタ３０を有することから、高
精度でＡ／Ｄ変換を実行することができるというオリ点
がある。しかし、増幅器２０、ローパス期以内でなけれ
ばならず、特にローパスフィルタの減衰率には限界があ
るという問題点があった。
このような問題点を解決してより高速にＡ／Ｄ変換を行
なうためのＡ／Ｄ変換システムとして、例えば、第３図
の構成ブロック図に示すようなものがあった。第３図に
２いて、第１図と同一のものは同一符号を付ける。以下
、図において同様とする。
なうためのＡ／Ｄ変換システムとして、例えば、第３図
の構成ブロック図に示すようなものがあった。第３図に
２いて、第１図と同一のものは同一符号を付ける。以下
、図において同様とする。
このＡ／Ｄ変換システムでは、増幅器とローパスフィル
タが２０ 〜２０ と３０１〜３０ｎのように入力１
ｎ 点数分だけ設けられている。
タが２０ 〜２０ と３０１〜３０ｎのように入力１
ｎ 点数分だけ設けられている。
このよりなＡ／Ｄ変換システムでは、スイッチ１２を閉
じると、すでに増幅器２０□〜２０ｎとローパスフィル
タ３０□〜３０ｎにより処理された信号が入力されるた
め、高速でＡ／Ｄ変換を実行できる。
じると、すでに増幅器２０□〜２０ｎとローパスフィル
タ３０□〜３０ｎにより処理された信号が入力されるた
め、高速でＡ／Ｄ変換を実行できる。
しかし、このＡ／Ｄ変換システムでは、入力点数に比例
して増幅器とローパスフィルタを設けなければならない
ため、システムが高価になるという問題点があった。
して増幅器とローパスフィルタを設けなければならない
ため、システムが高価になるという問題点があった。
このことから、ＡＩＤ変換システムに用いるサンプルホ
ールド回路として、高精度でしかも高速でデータ収集が
可能で尚かつ安価なサンプルホールド回路の実現が望ま
れていた。
ールド回路として、高精度でしかも高速でデータ収集が
可能で尚かつ安価なサンプルホールド回路の実現が望ま
れていた。
本発明はこのような点に鑑みてなされたものであり、高
精度でしかも高速でデータ収集が可能で尚かつ安価なサ
ンプルホールド回路を実現することを目的とする。
精度でしかも高速でデータ収集が可能で尚かつ安価なサ
ンプルホールド回路を実現することを目的とする。
第４図は本発明にかかるサンプルホールド回路の一実施
例を示しだ電気回路図である。
例を示しだ電気回路図である。
第４図において、工は入力端子、０は出力端子ｎ ｕ
である。入力端子■からはアナログ入力が入力される。
出力端子Ｏからの出力は、例えばＡ／Ｄ変換器等に送ら
れる。Ｃはホールディングコンデンサであり、スイッチ
Ｓ１を介して入力端子工に接続されている。スイッチｓ
１と並列に、抵抗ＲとスイッチＳ２からなる直列回路が
接続されている。ここで、抵抗Ｒはホールディングコン
デンサＣと接続される向きに接続されている。
れる。Ｃはホールディングコンデンサであり、スイッチ
Ｓ１を介して入力端子工に接続されている。スイッチｓ
１と並列に、抵抗ＲとスイッチＳ２からなる直列回路が
接続されている。ここで、抵抗Ｒはホールディングコン
デンサＣと接続される向きに接続されている。
スイッチＳ１と８２は、例えばＦＥＴのような半導体ア
ナログスイッチ、バッファアンプが内蔵されたサンプル
ホールドＩＣ等である。
ナログスイッチ、バッファアンプが内蔵されたサンプル
ホールドＩＣ等である。
次に、このようなサンプルホールド回路の動作について
説明する。
説明する。
第５図は動作説明用のタイムチャートであり、（ａ）は
スイッチＳ１のＯＮ −（ＩＦＦ状態、（ｂ）はスイッ
チＳ２のＯＮ、 ＱＦＦ状態、（Ｃ）は入力端子工 に
入力される入力信号、（ｄ）は出力端子Ｏから出力され
る出力信号のタイムチャートである。
スイッチＳ１のＯＮ −（ＩＦＦ状態、（ｂ）はスイッ
チＳ２のＯＮ、 ＱＦＦ状態、（Ｃ）は入力端子工 に
入力される入力信号、（ｄ）は出力端子Ｏから出力され
る出力信号のタイムチャートである。
第５図ておいて、ｔは入力端子工への入力信号１ ｎ
が、ある入力点から他の入力点に変化した時刻である。
ｔ２は入力信号をホールドする時刻である。
時刻ｔで入力信号が切り換わると、新しいデーりをサン
プルするためにスイッチＳ１と８２はＯＮ状態になる。
プルするためにスイッチＳ１と８２はＯＮ状態になる。
スイッチＳ１とホールディングコンデンサＣにより構成
されるサンプルホールド回路の基本部（以下、サンプル
ホールド回路基本部とする）は、入力波形に対してほと
んど瞬時に応答し、以後スイッチＳ１がＯＦＦ状態にな
るまで忠実に入力波形をトレースできる応答速度を有す
るものになっている。
されるサンプルホールド回路の基本部（以下、サンプル
ホールド回路基本部とする）は、入力波形に対してほと
んど瞬時に応答し、以後スイッチＳ１がＯＦＦ状態にな
るまで忠実に入力波形をトレースできる応答速度を有す
るものになっている。
スイッチＳ１がＯＮ状態になっている時間Ｔは、例えば
サンプルホールド回路基本部のステップ応答が０．０１
％の誤差内に到達するまでの時間に設定されている。
サンプルホールド回路基本部のステップ応答が０．０１
％の誤差内に到達するまでの時間に設定されている。
スイッチＳ１がＯＮ状態からＯＦＦ状態に遷移すると、
サンプルホールド回路は出力波形として、入力波形とほ
とんど等しい値すなわち増幅器の雑音を重畳した値をホ
ールドしている。
サンプルホールド回路は出力波形として、入力波形とほ
とんど等しい値すなわち増幅器の雑音を重畳した値をホ
ールドしている。
もしここで、スイッチＳ２と抵抗Ｒの直列回路が存在し
ないと、サンプルホールド回路の出力軌跡は、雑音の重
畳した値をホールドしてしまい、第５図（ｄ）の一点鎖
線で示すグラフのようになる。
ないと、サンプルホールド回路の出力軌跡は、雑音の重
畳した値をホールドしてしまい、第５図（ｄ）の一点鎖
線で示すグラフのようになる。
しかしながら、第４図のサンプルホールド回路では、ス
イッチＳ２と抵抗Ｒの直列回路が設けられているため、
抵抗ＲとホールディングコンデンサＣによって定められ
る時定数に従い、第５図（ｄ）の実線で示すグラフのよ
うに、ホールド出力値は入力信号の時間平均値に向かっ
て収束する。
イッチＳ２と抵抗Ｒの直列回路が設けられているため、
抵抗ＲとホールディングコンデンサＣによって定められ
る時定数に従い、第５図（ｄ）の実線で示すグラフのよ
うに、ホールド出力値は入力信号の時間平均値に向かっ
て収束する。
ホールド出力値Ａ二時間平均値に十分に漸近したところ
ですなわちホールド出力値の誤差が十分小さくなった時
点で、・スイッチＳ２はＯＦＦ状態にな９、ホールド出
力値が確立される。
ですなわちホールド出力値の誤差が十分小さくなった時
点で、・スイッチＳ２はＯＦＦ状態にな９、ホールド出
力値が確立される。
入力信号の雑音成分を減衰させるため罠、第１図に示す
ように直列にローパースフィルタが挿入された回路では
、ちょうど第４図のスイッチＳ２、抵抗Ｒおよびホール
ディングコンデンサＣにより構成された回路と同様の応
答特性になる。この応答特性は、第５図（ｄ）の破線で
示すような波形の応答特性であり、十分な精度を得るた
めには長いサンプル時間を必要とする。
ように直列にローパースフィルタが挿入された回路では
、ちょうど第４図のスイッチＳ２、抵抗Ｒおよびホール
ディングコンデンサＣにより構成された回路と同様の応
答特性になる。この応答特性は、第５図（ｄ）の破線で
示すような波形の応答特性であり、十分な精度を得るた
めには長いサンプル時間を必要とする。
このような構成のサンプルホールド回路に比較して、第
５図（ａ）の実線で示す実施例のサンプルホールド回路
の方が高速で十分な精度が得られる。
５図（ａ）の実線で示す実施例のサンプルホールド回路
の方が高速で十分な精度が得られる。
さらに、データ収集に高精度が不要であれば、短くなる
。これＫよって、高速でデータ収集することが可能にな
る。
。これＫよって、高速でデータ収集することが可能にな
る。
第６図は本発明にかかるサンプルホールド回路からなる
直列回路が複数個スイッチＳ１と並列に接続されている
。すなわち、スイッチＳ２と抵抗Ｒ２φ１らなる直列回
路、スイッチＳ３と抵抗Ｒ３からなる直列回路・・・・
・・スイッチＳＮと抵抗ＲＮからなる直列回路が、スイ
ッチＳ１と並列に接続されている。各抵抗Ｒ２〜ＲＮは
、ホールディングコンデンサＣと接続される向きに接続
されている。まだ、各抵抗Ｒ２〜ＲＮの １督抗値はそれぞれ異なる。
直列回路が複数個スイッチＳ１と並列に接続されている
。すなわち、スイッチＳ２と抵抗Ｒ２φ１らなる直列回
路、スイッチＳ３と抵抗Ｒ３からなる直列回路・・・・
・・スイッチＳＮと抵抗ＲＮからなる直列回路が、スイ
ッチＳ１と並列に接続されている。各抵抗Ｒ２〜ＲＮは
、ホールディングコンデンサＣと接続される向きに接続
されている。まだ、各抵抗Ｒ２〜ＲＮの １督抗値はそれぞれ異なる。
抵抗値の大きい抵抗が設置された直列回路のスイッチを
閉じるほど高精度でデータ収集を行なうことができる。
閉じるほど高精度でデータ収集を行なうことができる。
一方、抵抗値が小さな抵抗が設置された直列回路のスイ
ッチを閉じるほど高速でデータ収集を行なうことができ
る。
ッチを閉じるほど高速でデータ収集を行なうことができ
る。
データ収集で必要とする精度と速度に応じて、スイッチ
８２〜３Ｎを選択的に閉じる。
８２〜３Ｎを選択的に閉じる。
このようなサンプルホールド回路に−よれば、■〜■に
示すような効果が得られる。
示すような効果が得られる。
■ サンプルホールド回路を構成する部分（スイッｆＳ
１ｆホールディングコンデンサＣにより構成されるサン
プルホールド回路基本部）とローパスフィルタを構成す
る部分（スイッチＳ２、抵抗Ｒおよびホールディングコ
ンデンサＣにより構成される部分）を有することから、
高速でしかも高精度にデータ収集をすることができる。
１ｆホールディングコンデンサＣにより構成されるサン
プルホールド回路基本部）とローパスフィルタを構成す
る部分（スイッチＳ２、抵抗Ｒおよびホールディングコ
ンデンサＣにより構成される部分）を有することから、
高速でしかも高精度にデータ収集をすることができる。
■ スイッチＳ２と抵抗Ｒからなる直列回路では、ホー
ルディングコンデンサＣとスイッチＳ２の間に抵抗Ｒが
挿入されているため、スイッチＳ２のＯＮからＯＦＦへ
の遷移に伴うホールドステップエラー な素材のものを用いることができる。
ルディングコンデンサＣとスイッチＳ２の間に抵抗Ｒが
挿入されているため、スイッチＳ２のＯＮからＯＦＦへ
の遷移に伴うホールドステップエラー な素材のものを用いることができる。
■ ■と同様に、スイッチＳ〕とホールディングコンデ
ンサＣの間にも、スイッチＳ１のＯＮからＯＦＦへの遷
移に伴うホールドステ、プエラーが発生するが、スイッ
チＳ２、抵抗ＲおよびホールディングコンデンサＣから
なる経路が存在するため、このホールドステップエラー
は放電解消される、これによって、オフセットが少ない
、良好なサンプルホールド回路が得られる。
ンサＣの間にも、スイッチＳ１のＯＮからＯＦＦへの遷
移に伴うホールドステ、プエラーが発生するが、スイッ
チＳ２、抵抗ＲおよびホールディングコンデンサＣから
なる経路が存在するため、このホールドステップエラー
は放電解消される、これによって、オフセットが少ない
、良好なサンプルホールド回路が得られる。
■ 第６図に示すように、スイッチと抵抗からなる直列
回路を複数個設けると、目的に応じて高精度のデータ収
集と高速のデータ収集を自在に切り換えることができる
。
回路を複数個設けると、目的に応じて高精度のデータ収
集と高速のデータ収集を自在に切り換えることができる
。
■ ローパスフィルタを複数個設ける必要がないことか
ら、回路が安価になる。
ら、回路が安価になる。
第１図はサンプルホールド回路が設けられため変換シス
テムの従来例の構成ブロック図、第２図は第１図のロー
パスフィルタとサンプルホールド回路の電気回路図、第
６図はサンプルホールド回路が設けられたＡ／Ｄ変換シ
ステムの他の従来例の碍成ブロック図、第４図は本発明
にかかるサンプルホールド回路の一実施例を示した電気
回路図、第５図は第４図のサンプルホールド回路の動作
説明用のタイムチャートであり、（ａ）はスイッチＳ１
のＯＮ −ＯＦＦ状態、（ｂ）はスイッチＳ２のＯＮ
−ＯＦＦ状態、（ｃ）は入力端子工に入力される入力信
号、（ｄ）は出力端子Ｏから出力される出力信号のタイ
ムチャート、第６図は本発明にかかるサンプルホールド
回路の他の実施例を示した電気回路図である。 Ｃ・・・ホールティングコンデンサ、Ｒ・・・抵抗、ｓ
ｌ・・・スイッチ、ｓｌ・・・他のスイッチ。
テムの従来例の構成ブロック図、第２図は第１図のロー
パスフィルタとサンプルホールド回路の電気回路図、第
６図はサンプルホールド回路が設けられたＡ／Ｄ変換シ
ステムの他の従来例の碍成ブロック図、第４図は本発明
にかかるサンプルホールド回路の一実施例を示した電気
回路図、第５図は第４図のサンプルホールド回路の動作
説明用のタイムチャートであり、（ａ）はスイッチＳ１
のＯＮ −ＯＦＦ状態、（ｂ）はスイッチＳ２のＯＮ
−ＯＦＦ状態、（ｃ）は入力端子工に入力される入力信
号、（ｄ）は出力端子Ｏから出力される出力信号のタイ
ムチャート、第６図は本発明にかかるサンプルホールド
回路の他の実施例を示した電気回路図である。 Ｃ・・・ホールティングコンデンサ、Ｒ・・・抵抗、ｓ
ｌ・・・スイッチ、ｓｌ・・・他のスイッチ。
Claims (1)
- 【特許請求の範囲】 アナログ入力を、スイッチを介して接続されたホールデ
ィングコンデンサにボールドさせるサンプルホールド回
路において、 前記スイッチと並列に、抵抗と他のスイッチからなる直
列回路が、１個以上接続されていることを特徴とするサ
ンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59036979A JPS60182100A (ja) | 1984-02-28 | 1984-02-28 | サンプルホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59036979A JPS60182100A (ja) | 1984-02-28 | 1984-02-28 | サンプルホ−ルド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60182100A true JPS60182100A (ja) | 1985-09-17 |
Family
ID=12484867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59036979A Pending JPS60182100A (ja) | 1984-02-28 | 1984-02-28 | サンプルホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182100A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004001763A1 (en) * | 2002-06-25 | 2003-12-31 | Zarlink Semiconductor (U.S.) Inc. | Sample and hold circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647998A (en) * | 1979-09-10 | 1981-04-30 | Thomson Csf | Switching device for accumulator capacitor* integrator including same* and sampling circuit |
-
1984
- 1984-02-28 JP JP59036979A patent/JPS60182100A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647998A (en) * | 1979-09-10 | 1981-04-30 | Thomson Csf | Switching device for accumulator capacitor* integrator including same* and sampling circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004001763A1 (en) * | 2002-06-25 | 2003-12-31 | Zarlink Semiconductor (U.S.) Inc. | Sample and hold circuit |
| US7026804B2 (en) | 2002-06-25 | 2006-04-11 | Zarlink Semiconductor (U.S.) Inc. | Sample and hold circuit |
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