JPH0227590A - ダイナミックメモリのリフレッシュ制御装置 - Google Patents
ダイナミックメモリのリフレッシュ制御装置Info
- Publication number
- JPH0227590A JPH0227590A JP63177709A JP17770988A JPH0227590A JP H0227590 A JPH0227590 A JP H0227590A JP 63177709 A JP63177709 A JP 63177709A JP 17770988 A JP17770988 A JP 17770988A JP H0227590 A JPH0227590 A JP H0227590A
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- JP
- Japan
- Prior art keywords
- address
- refresh
- control device
- dynamic memory
- memory
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ダイナミックメモリのリフレッシュ動作の
制御装置に関するものである。
制御装置に関するものである。
（従来の技術〕
第２図は従来のダイナミックメモリのリフレッシュ動作
の制御装置の構成を示すブロック図である。図において
、１はアドレス・レジスタ、２はアドレスの行アドレス
、３は列アドレス、４は行アドレスと列アドレスの選択
をするマルチプレクサ（以下ＭＰＸという）、５はダイ
ナミックメモリのリフレッシュ・タイミングを発生する
タイマ、６はタイマ５の出力パルス、７はリフレッシュ
・アドレスを保持するリフレッシュ・カウンタ（以下Ｒ
ＥＦ ＣＴＲという）、８は通常のメモリ・アクセス
時のアドレスとリフレッシュ時のアドレスを切換えるマ
ルチプレクサ（以下ＭＰＸという）、９はメモリ・アク
セスのための各種タイミングを発生するタイミング発生
及びメモリ・アクセス制御回路、１０は行アドレスと列
アドレスの切換え信号、１１はリフレッシュ時にＲＥＦ
ＣＴＲを選択する選択信号である。
の制御装置の構成を示すブロック図である。図において
、１はアドレス・レジスタ、２はアドレスの行アドレス
、３は列アドレス、４は行アドレスと列アドレスの選択
をするマルチプレクサ（以下ＭＰＸという）、５はダイ
ナミックメモリのリフレッシュ・タイミングを発生する
タイマ、６はタイマ５の出力パルス、７はリフレッシュ
・アドレスを保持するリフレッシュ・カウンタ（以下Ｒ
ＥＦ ＣＴＲという）、８は通常のメモリ・アクセス
時のアドレスとリフレッシュ時のアドレスを切換えるマ
ルチプレクサ（以下ＭＰＸという）、９はメモリ・アク
セスのための各種タイミングを発生するタイミング発生
及びメモリ・アクセス制御回路、１０は行アドレスと列
アドレスの切換え信号、１１はリフレッシュ時にＲＥＦ
ＣＴＲを選択する選択信号である。
次に動作について説明する。
ダイナミックメモリのアクセス要求が発生すると、この
時リフレッシュ要求が発生していなければ、アドレス・
レジスタ１の行アドレス２をタイミグ発生回路９により
生成された信号１０によりＭＰＸ４を通して又信号１１
によりＭＰＸ８を通してメモリ部に対して行アドレスと
して送る。次いで列アドレス３を同様にＭＰＸ４及び８
を通してメモリ部に送る。リフレッシュ動作を要求する
タイマ５の出力６が有意になると、ＲＥＦＣＴＲ７をカ
ウントアツプし、又、制御回路９は、リフレッシュ動作
のためのタイミング信号を発生すると共に選択信号１１
を通常のメモリ・アクセスと反対のレベルにして、ＲＥ
Ｆ ＣＴＲ７に保持されているリフレッシュ・アドレ
スをメモリ部に送り、リフレッシュ動作を行う。
時リフレッシュ要求が発生していなければ、アドレス・
レジスタ１の行アドレス２をタイミグ発生回路９により
生成された信号１０によりＭＰＸ４を通して又信号１１
によりＭＰＸ８を通してメモリ部に対して行アドレスと
して送る。次いで列アドレス３を同様にＭＰＸ４及び８
を通してメモリ部に送る。リフレッシュ動作を要求する
タイマ５の出力６が有意になると、ＲＥＦＣＴＲ７をカ
ウントアツプし、又、制御回路９は、リフレッシュ動作
のためのタイミング信号を発生すると共に選択信号１１
を通常のメモリ・アクセスと反対のレベルにして、ＲＥ
Ｆ ＣＴＲ７に保持されているリフレッシュ・アドレ
スをメモリ部に送り、リフレッシュ動作を行う。
（発明が解決しようとする課題）
従来のダイナミックメモリのリフレッシュ動作の制御装
置は、前述の構成、動作のものなので、規定のリフレッ
シュ要求が発生すれば必ずリフレッシュ動作を行う必要
があり、その際、通常のメモリ・アクセスを禁止してリ
フレッシュ動作を行うので、メモリの利用効率を落す要
因となっていた。
置は、前述の構成、動作のものなので、規定のリフレッ
シュ要求が発生すれば必ずリフレッシュ動作を行う必要
があり、その際、通常のメモリ・アクセスを禁止してリ
フレッシュ動作を行うので、メモリの利用効率を落す要
因となっていた。
この発明はこのような事情のもとでなされたもので、メ
モリの利用効率を高くできるダイナミックメモリのリフ
レッシュ制御装置を得ることを目的とするものである。
モリの利用効率を高くできるダイナミックメモリのリフ
レッシュ制御装置を得ることを目的とするものである。
この発明は、ダイナミックメモリのアクセスの際に、そ
のアクセスにかかる行アドレス又は列アドレスの素子が
リフレッシュされるのに着目し、ダイナミックメモリの
リフレッシュ制御装置をつぎのように構成するものであ
る。
のアクセスにかかる行アドレス又は列アドレスの素子が
リフレッシュされるのに着目し、ダイナミックメモリの
リフレッシュ制御装置をつぎのように構成するものであ
る。
即ち、最も新しくアクセスされたメモリ・アドレスの行
アドレス又は列アドレスと、これから行おうとするリフ
レッシュのアドレスとを比較し、両アドレスが一致した
とき該リフレッシュの動作を中止させる手段を備えるよ
うにする。
アドレス又は列アドレスと、これから行おうとするリフ
レッシュのアドレスとを比較し、両アドレスが一致した
とき該リフレッシュの動作を中止させる手段を備えるよ
うにする。
（作用）
この構成により、続けて同じ行アドレス又は列アドレス
の素子をリフレッシュするという無駄な動作を省くこと
ができる。
の素子をリフレッシュするという無駄な動作を省くこと
ができる。
以下にこの発明を実施例により説明する。
第１図はこの発明の一実施例である「ダイナミックメモ
リのリフレッシュ制御装置」のブロック図である。
リのリフレッシュ制御装置」のブロック図である。
図において、１２は行アドレスとリフレッシュ・アドレ
スとを比較し、両アドレスが一致したときに出力が有意
となる比較回路、１３は比較回路１２の出力を反転させ
る反転回路、１４は反転回路１３とリフレッシュ動作を
要求するタイマ出力６との論理積をとる論理積回路であ
る。
スとを比較し、両アドレスが一致したときに出力が有意
となる比較回路、１３は比較回路１２の出力を反転させ
る反転回路、１４は反転回路１３とリフレッシュ動作を
要求するタイマ出力６との論理積をとる論理積回路であ
る。
１〜１１は、第２図の示す従来例の同符号部分と同様の
ものである。
ものである。
次に動作について説明する０通常のメモリ・アクセス時
については、従来の構成のものと同じなので、説明を省
略する。リフレッシュ動作が必要になるとタイマ５によ
り、リフレッシュ要求信号６が有意となり、ＲＥＦ
ＣＴＲ７がカウントアツプされ、ＲＥＦ ＣＴＲ７の
アドレス値とメモリ・アドレス・レジスタ１に残ってい
るメモリ・アドレス（この値は最も新しいメモリ・アク
セス時の値である）の行アドレス２とが比較回路１２に
より比較され、両アドレスが一致しない場合には、イン
バータ１３の出力は有意となり、この信号とタイマ出力
６との論理積が論理積回路１４でとられ、その出力が有
、１！となりタイミング発生及びメモリ・アクセス制御
回路９に対して、リフレッシュ動作を要求する。前記両
アドレスが一致した場合には、比較回路１２の出力は有
意となり、インバータ１３の出力は、有意とならず。
については、従来の構成のものと同じなので、説明を省
略する。リフレッシュ動作が必要になるとタイマ５によ
り、リフレッシュ要求信号６が有意となり、ＲＥＦ
ＣＴＲ７がカウントアツプされ、ＲＥＦ ＣＴＲ７の
アドレス値とメモリ・アドレス・レジスタ１に残ってい
るメモリ・アドレス（この値は最も新しいメモリ・アク
セス時の値である）の行アドレス２とが比較回路１２に
より比較され、両アドレスが一致しない場合には、イン
バータ１３の出力は有意となり、この信号とタイマ出力
６との論理積が論理積回路１４でとられ、その出力が有
、１！となりタイミング発生及びメモリ・アクセス制御
回路９に対して、リフレッシュ動作を要求する。前記両
アドレスが一致した場合には、比較回路１２の出力は有
意となり、インバータ１３の出力は、有意とならず。
論理積回路１４の出力は、有意とはならず、タイミング
発生及びメモリ・アクセスＩＩＩ御回路９に対しては何
ら起動をかけず、リフレッシュ要求は無効となり、リフ
レッシュ動作はこのときだけ中止される。
発生及びメモリ・アクセスＩＩＩ御回路９に対しては何
ら起動をかけず、リフレッシュ要求は無効となり、リフ
レッシュ動作はこのときだけ中止される。
このようにして、最も新しいメモリ・アクセス時の行ア
ドレスとリフレッシュ・カウンタのアドレスが一致する
場合、同じ行アドレスの素子に連続してリフレッシュが
行われるという無駄な動作を避けることができる。
ドレスとリフレッシュ・カウンタのアドレスが一致する
場合、同じ行アドレスの素子に連続してリフレッシュが
行われるという無駄な動作を避けることができる。
なお、この実施例は、行毎にリフレッシュ動作を行う例
であるが、この発明は列毎にリフレッシュ動作を行うも
のに通用できることはいうまでもない。
であるが、この発明は列毎にリフレッシュ動作を行うも
のに通用できることはいうまでもない。
（発明の効果）
以上説明したように、この発明によれば、同じ行アドレ
スの素子が連続してリフレッシュされるという無駄な動
作を避けることによりメモリの利用効率を高めることが
可能となる。
スの素子が連続してリフレッシュされるという無駄な動
作を避けることによりメモリの利用効率を高めることが
可能となる。
特に、プログラムが特定の範囲を長時間走行する場合に
、リフレッシュ動作によるメモリ・アクセスへの妨害を
大幅に減少でき、能率の低下を避けることができる。
、リフレッシュ動作によるメモリ・アクセスへの妨害を
大幅に減少でき、能率の低下を避けることができる。
第１図はこの発明の一実施例のブロック図、第２図は従
来例のブロック図である。 図中、２は行アドレス、７はリフレッシュ・カウンタ、
９はタイミング発生及びメモリ・アクセス制御回路、１
２は比較回路である。 なお、同一符号は同−又は相当部分を示す。
来例のブロック図である。 図中、２は行アドレス、７はリフレッシュ・カウンタ、
９はタイミング発生及びメモリ・アクセス制御回路、１
２は比較回路である。 なお、同一符号は同−又は相当部分を示す。
Claims (1)
- 最も新しくアクセスされたメモリ・アドレスの行アド
レス又は列アドレスと、これから行おうとするリフレッ
シュのアドレスとを比較し、両アドレスが一致したとき
該リフレッシュの動作を中止させる手段を備えているこ
とを特徴とするダイナミックメモリのリフレッシュ制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63177709A JPH0227590A (ja) | 1988-07-16 | 1988-07-16 | ダイナミックメモリのリフレッシュ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63177709A JPH0227590A (ja) | 1988-07-16 | 1988-07-16 | ダイナミックメモリのリフレッシュ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0227590A true JPH0227590A (ja) | 1990-01-30 |
Family
ID=16035736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63177709A Pending JPH0227590A (ja) | 1988-07-16 | 1988-07-16 | ダイナミックメモリのリフレッシュ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0227590A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6028805A (en) * | 1998-07-03 | 2000-02-22 | Mitsubishi Denki Kabushiki Kaisha | Volatile memory and embedded dynamic random access memory |
-
1988
- 1988-07-16 JP JP63177709A patent/JPH0227590A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6028805A (en) * | 1998-07-03 | 2000-02-22 | Mitsubishi Denki Kabushiki Kaisha | Volatile memory and embedded dynamic random access memory |
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