JPH01307997A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH01307997A JPH01307997A JP63139177A JP13917788A JPH01307997A JP H01307997 A JPH01307997 A JP H01307997A JP 63139177 A JP63139177 A JP 63139177A JP 13917788 A JP13917788 A JP 13917788A JP H01307997 A JPH01307997 A JP H01307997A
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- JP
- Japan
- Prior art keywords
- memory
- refresh
- access
- memory device
- request signal
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、リフレッシュを要するメモリを何したメモリ
装置に関するものである。
装置に関するものである。
（従来技術の説明）
計算機システムにおけるメモリ装置には、高速、大容量
の主記憶としてダイナミックＲＡＭ７が用いられている
。従来用いられているメモリ装置の構成の一例を第３図
を用いて説明する。このダイナミックＲＡＭ７は、蓄積
された電荷が時間とともに減少するので一定時間ごとに
リフレッシュする必要がある。しかしこのリフレッシュ
という動作は、メモリ装置の効率およびこの装置を用い
た計算機システムの演算速度の低下を招いている。
の主記憶としてダイナミックＲＡＭ７が用いられている
。従来用いられているメモリ装置の構成の一例を第３図
を用いて説明する。このダイナミックＲＡＭ７は、蓄積
された電荷が時間とともに減少するので一定時間ごとに
リフレッシュする必要がある。しかしこのリフレッシュ
という動作は、メモリ装置の効率およびこの装置を用い
た計算機システムの演算速度の低下を招いている。
すなわち図示されていない計算機システムからのダイナ
ミックＲＡＭ７をアクセスする要求と、リフレッシュサ
イクル発生回路１４からの一定時間ごとに発生するリフ
レッシュ要求が同時に起こる場合があり、このような場
合にはメモリコントローラ１２がダイナミックＲＡＭ７
へのアクセスの要求を待たせてリフレッシュをするよう
にダイナミックＲＡＭ７に命じる。そしてこのリフレッ
シュという動作が完了してからアクセスを行うことにな
るため、演算速度を上げることができない。
ミックＲＡＭ７をアクセスする要求と、リフレッシュサ
イクル発生回路１４からの一定時間ごとに発生するリフ
レッシュ要求が同時に起こる場合があり、このような場
合にはメモリコントローラ１２がダイナミックＲＡＭ７
へのアクセスの要求を待たせてリフレッシュをするよう
にダイナミックＲＡＭ７に命じる。そしてこのリフレッ
シュという動作が完了してからアクセスを行うことにな
るため、演算速度を上げることができない。
（発明が解決しようとする課題）
このように従来は、メモリをアクセスする要求とリフレ
ッシュの要求とが同時に起きた場合にアクセスが待たさ
れて、メモリ装置としての効率及び演算速度の低下を招
くという問題があった。
ッシュの要求とが同時に起きた場合にアクセスが待たさ
れて、メモリ装置としての効率及び演算速度の低下を招
くという問題があった。
本発明は上記事情に鑑み、ダイナミックＲＡＭに必要な
リフレッシュによって低下していたメモリ装置の効率及
び演算速度を向上させることのできるメモリ装置を提供
することを目的とする。
リフレッシュによって低下していたメモリ装置の効率及
び演算速度を向上させることのできるメモリ装置を提供
することを目的とする。
（課題を解決するための手段）
上記目的は、リフレッシュを要する第１のメモリとリフ
レッシュ不要の第２のメモリとを共に有するメモリ部と
、前記メモリ部をアクセスするタイミングと前記第１の
メモリにリフレッシュを命じるタイミングとを制御する
メモリコントローラと、所定時間ごとに前記第１のメモ
リにリフレッシュを要求するリフレッシュ要求信号を発
生するリフレッシュサイクル発生回路と、前記メモリ部
のうち前記第２のメモリをアクセスする場合に、前記第
２のメモリへのアクセスを意味する第２メモリアクセス
信号を発生するアドレスデコーダと、前記アドレスデコ
ーダが前記第２メモリアクセス信号を発生したとき前記
第１のメモリにリフレッシュを命じ、前記リフレッシュ
サイクル発生回路がリフレッシュ要求信号を発生したと
き、前記第２メモリアクセス信号の発生頻度が前記リフ
レッシュ要求信号の発生頻度以下である場合にのみ前記
第１のメモリにリフレッシュを命じるリフレッシュ制御
回路とを備えたことを特徴とするメモリ装置によって達
成される。
レッシュ不要の第２のメモリとを共に有するメモリ部と
、前記メモリ部をアクセスするタイミングと前記第１の
メモリにリフレッシュを命じるタイミングとを制御する
メモリコントローラと、所定時間ごとに前記第１のメモ
リにリフレッシュを要求するリフレッシュ要求信号を発
生するリフレッシュサイクル発生回路と、前記メモリ部
のうち前記第２のメモリをアクセスする場合に、前記第
２のメモリへのアクセスを意味する第２メモリアクセス
信号を発生するアドレスデコーダと、前記アドレスデコ
ーダが前記第２メモリアクセス信号を発生したとき前記
第１のメモリにリフレッシュを命じ、前記リフレッシュ
サイクル発生回路がリフレッシュ要求信号を発生したと
き、前記第２メモリアクセス信号の発生頻度が前記リフ
レッシュ要求信号の発生頻度以下である場合にのみ前記
第１のメモリにリフレッシュを命じるリフレッシュ制御
回路とを備えたことを特徴とするメモリ装置によって達
成される。
さらに上記目的は、前記リフレッシュ制ａ回路は、前記
第２メモリアクセス信号が発生されるごとにカウント値
に１を加算し、前記リフレッシュ要求信号が発生される
ごとに前記カウント値から１を減算するカウンタを備え
、前記カウント値が前記所定値以下の場合にのみ前記第
１のメモリにリフレッシュを命じるものである請求項１
記載のメモリ装置によっても達成される。
第２メモリアクセス信号が発生されるごとにカウント値
に１を加算し、前記リフレッシュ要求信号が発生される
ごとに前記カウント値から１を減算するカウンタを備え
、前記カウント値が前記所定値以下の場合にのみ前記第
１のメモリにリフレッシュを命じるものである請求項１
記載のメモリ装置によっても達成される。
（作 用）
第２のメモリがアクセスされるごとにアドレスデコーダ
が第２メモリアクセス信号を発生する。
が第２メモリアクセス信号を発生する。
この信号が発生されると、リフレッシュ制御回路が第１
のメモリにリフレッシュを命じる。この第２メモリアク
セス信号の発生頻度が、リフレッシュサイクル発生回路
により所定時間ごとに発生されるリフレッシュ要求信号
の発生頻度よりも高い場合は、第１のメモリはリフレッ
シュが十分に行われた状態にあるため、リフレッシュ制
御回路はリフレッシュを命じない。これにより、メモリ
部をアクセスする要求と、リフレッシュサイクル発生回
路からのリフレッシュ要求とが同時に起きた場合に、メ
モリ部のアクセスが待たされることなく行われる。
のメモリにリフレッシュを命じる。この第２メモリアク
セス信号の発生頻度が、リフレッシュサイクル発生回路
により所定時間ごとに発生されるリフレッシュ要求信号
の発生頻度よりも高い場合は、第１のメモリはリフレッ
シュが十分に行われた状態にあるため、リフレッシュ制
御回路はリフレッシュを命じない。これにより、メモリ
部をアクセスする要求と、リフレッシュサイクル発生回
路からのリフレッシュ要求とが同時に起きた場合に、メ
モリ部のアクセスが待たされることなく行われる。
第２メモリアクセス信号の発生頻度がリフレッシュ要求
信号の発生頻度以下である場合には、リフレッシュを行
うべき時期にあるためリフレッシュ制御回路が第１のメ
モリにリフレッシュを命じる。
信号の発生頻度以下である場合には、リフレッシュを行
うべき時期にあるためリフレッシュ制御回路が第１のメ
モリにリフレッシュを命じる。
またリフレッシュ制御回路が、第２メモリアクセス信号
が発生されるごとにカウント値に１を加算し、リフレッ
シュ要求信号が発生されるごとにカウント値から１を減
算する。カウント値が所定値を超えている場合には第１
のメモリにリフレッシュを命じることをせず、カウント
値が所定値以下である場合は第１のメモリにリフレッシ
ュを命じるものであってもよい。
が発生されるごとにカウント値に１を加算し、リフレッ
シュ要求信号が発生されるごとにカウント値から１を減
算する。カウント値が所定値を超えている場合には第１
のメモリにリフレッシュを命じることをせず、カウント
値が所定値以下である場合は第１のメモリにリフレッシ
ュを命じるものであってもよい。
（実施例）
本発明の一実施例について、その構成を示した第１図を
参照して説明する。メモリ部８として、リフレッシュを
必要とする第１のメモリとしてのダイナミックＲＡＭ７
と、リフレッシュを必要としない第２のメモリとしての
スタティックＲＡ、Ｍ６とを有する。このダイナミック
ＲＡＭ７とスタティックＲＡＭ６は、それぞれメモリバ
ス５に接続されている。メモリバス５は、アドレス情報
、データ、リフレッシュ起動のための信号等を伝送する
ものである。
参照して説明する。メモリ部８として、リフレッシュを
必要とする第１のメモリとしてのダイナミックＲＡＭ７
と、リフレッシュを必要としない第２のメモリとしての
スタティックＲＡ、Ｍ６とを有する。このダイナミック
ＲＡＭ７とスタティックＲＡＭ６は、それぞれメモリバ
ス５に接続されている。メモリバス５は、アドレス情報
、データ、リフレッシュ起動のための信号等を伝送する
ものである。
メモリコントローラ２は、メモリ部８をアクセスするタ
イミングと、ダイナミックＲＡＭ７にリフレッシュを命
するタイミングとを制御するものである。アドレスデコ
ーダ１はメモリ部８におけるそれぞれのメモリ構成に関
する情報を持ち、スタティックＲＡＭ６をアクセスする
場合にそのことを意味する第２メモリアクセス信号を発
生してリフレッシュ制御回路４に入力する。リフレッシ
ュサイクル発生回路３は、所定時間ごとにダイナミック
ＲＡＭ７にリフレッシュを要求するリフレッシュ要求信
号をリフレッシュ制御回路４に入力する。リフレッシュ
制御回路４は以下のように動作する。第２メモリアクセ
ス信号の発生頻度、即ち一定時間内に第２メモリアクセ
ス信号が発生した回数がリフレッシュ要求信号の発生頻
度よりも高い場合には、ダイナミックＲＡＭ７にはその
時点では既にリフレッシュが十分行われているためリフ
レッシュの必要がないと判断する。従ってダイナミック
ＲＡＭ７に対してリフレッシュを命じない。これにより
メモリ部８ヘアクセスする要求があった場合に、同時に
リフレッシュ要求信号が発生してもリフレッシュによっ
て妨げられることなくアクセスが行われる。逆に第２メ
モリアクセス信号の発生頻度がリフレッシュ要求信号の
発生頻度よりも低いかあるいは等しい場合に、ダイナミ
ックＲＡＭ７にリフレッシュを命じる。
イミングと、ダイナミックＲＡＭ７にリフレッシュを命
するタイミングとを制御するものである。アドレスデコ
ーダ１はメモリ部８におけるそれぞれのメモリ構成に関
する情報を持ち、スタティックＲＡＭ６をアクセスする
場合にそのことを意味する第２メモリアクセス信号を発
生してリフレッシュ制御回路４に入力する。リフレッシ
ュサイクル発生回路３は、所定時間ごとにダイナミック
ＲＡＭ７にリフレッシュを要求するリフレッシュ要求信
号をリフレッシュ制御回路４に入力する。リフレッシュ
制御回路４は以下のように動作する。第２メモリアクセ
ス信号の発生頻度、即ち一定時間内に第２メモリアクセ
ス信号が発生した回数がリフレッシュ要求信号の発生頻
度よりも高い場合には、ダイナミックＲＡＭ７にはその
時点では既にリフレッシュが十分行われているためリフ
レッシュの必要がないと判断する。従ってダイナミック
ＲＡＭ７に対してリフレッシュを命じない。これにより
メモリ部８ヘアクセスする要求があった場合に、同時に
リフレッシュ要求信号が発生してもリフレッシュによっ
て妨げられることなくアクセスが行われる。逆に第２メ
モリアクセス信号の発生頻度がリフレッシュ要求信号の
発生頻度よりも低いかあるいは等しい場合に、ダイナミ
ックＲＡＭ７にリフレッシュを命じる。
次にリフレッシュ制御回路４のより具体的な動作につい
て、そのフローチャートである第２図（ａ）（ｂ）（ｃ
）を用いて説明する。まずアドレスデコーダ１から、ア
クセスする対象がスタティックＲＡＭ６であることを意
味する第２アクセスメモリ信号を受信したか否かを判断
しくステップ１０１）、受信しない場合はスタートへ戻
り、受信した場合はダイナミックＲＡＭ７にリフレッシ
ュを命じる（ステップ１０２）。さらに自己の有するカ
ウンタのカウント値に１を加算する（ステップ１０３）
。
て、そのフローチャートである第２図（ａ）（ｂ）（ｃ
）を用いて説明する。まずアドレスデコーダ１から、ア
クセスする対象がスタティックＲＡＭ６であることを意
味する第２アクセスメモリ信号を受信したか否かを判断
しくステップ１０１）、受信しない場合はスタートへ戻
り、受信した場合はダイナミックＲＡＭ７にリフレッシ
ュを命じる（ステップ１０２）。さらに自己の有するカ
ウンタのカウント値に１を加算する（ステップ１０３）
。
この動作とは別に、リフレッシュサイクル発生回路３が
リフレッシュ要求信号を発生したか否かを判断しくステ
ップ２０１）、発生していない場合はスタートへ戻り、
発生した場合にはカウント値から１を減算する（ステッ
プ２０２）。このようにして、加算又は減算したカウン
ト値が所定値（例えばゼロ）を超えて１以上であるか否
かを随時判断しくステップ３０１）、所定値を超えてい
ればスタートへ戻り、ダイナミックＲＡＭ７にリフレッ
シュを命じない。所定値を超えず、例えばゼロであれば
ダイナミックＲＡＭ７にリフレッシュを命じる（ステッ
プ３０２）。
リフレッシュ要求信号を発生したか否かを判断しくステ
ップ２０１）、発生していない場合はスタートへ戻り、
発生した場合にはカウント値から１を減算する（ステッ
プ２０２）。このようにして、加算又は減算したカウン
ト値が所定値（例えばゼロ）を超えて１以上であるか否
かを随時判断しくステップ３０１）、所定値を超えてい
ればスタートへ戻り、ダイナミックＲＡＭ７にリフレッ
シュを命じない。所定値を超えず、例えばゼロであれば
ダイナミックＲＡＭ７にリフレッシュを命じる（ステッ
プ３０２）。
このように本実施例のメモリ装置は、ダイナミックＲＡ
Ｍ７とスタティックＲＡＭ６とを組合わせて、スタティ
ックＲＡＭ６をアクセスするごとにダイナミックＲＡＭ
７にリフレッシュを命じることにより、メモリ装置とし
ての効率、及び演算速度を向上させることができる。
Ｍ７とスタティックＲＡＭ６とを組合わせて、スタティ
ックＲＡＭ６をアクセスするごとにダイナミックＲＡＭ
７にリフレッシュを命じることにより、メモリ装置とし
ての効率、及び演算速度を向上させることができる。
本実施例におけるメモリ装置の構成は一例であって、本
発明を限定するものではない。例えば、第２アクセスメ
モリ信号の発生頻度とリフレッシュ要求信号の発生頻度
とからリフレッシュ制御回路がリフレッシュを命じるか
を否か判断する際に、本実施例とは逆に、第２メモリア
クセス信号の発生によりカウント値から１を減算し、リ
フレッシュ要求信号の発生により１を加算して、カウン
ト値が所定値以上のときにリフレッシュを命じるように
してもよい。
発明を限定するものではない。例えば、第２アクセスメ
モリ信号の発生頻度とリフレッシュ要求信号の発生頻度
とからリフレッシュ制御回路がリフレッシュを命じるか
を否か判断する際に、本実施例とは逆に、第２メモリア
クセス信号の発生によりカウント値から１を減算し、リ
フレッシュ要求信号の発生により１を加算して、カウン
ト値が所定値以上のときにリフレッシュを命じるように
してもよい。
また、スタティックＲＡＭ６へのアクセスが集中する場
合には、ダイナミックＲＡＭ７のリフレッシュが単位時
間当たりに数多く行われることになる。しかし、ダイナ
ミックＲＡＭ７の蓄積する電荷の容量には一定の限度が
あるため、ある回数以上行なってもリフレッシュが有効
ではない場合がある。このような場合が起こりうるとき
は、リフレッシュ制御回路４のカウント値に一定の上限
を設けたり、あるいは一定時間ごとにカウント値をリセ
ットするようにすればよい。
合には、ダイナミックＲＡＭ７のリフレッシュが単位時
間当たりに数多く行われることになる。しかし、ダイナ
ミックＲＡＭ７の蓄積する電荷の容量には一定の限度が
あるため、ある回数以上行なってもリフレッシュが有効
ではない場合がある。このような場合が起こりうるとき
は、リフレッシュ制御回路４のカウント値に一定の上限
を設けたり、あるいは一定時間ごとにカウント値をリセ
ットするようにすればよい。
以上説明したように本発明のメモリ装置は、リフレッシ
ュ不要の第２メモリをアクセスするごとにリフレッシュ
を要する第１のメモリにリフレッシュをさせて、メモリ
へのアクセス要求があった場合に待たせることなくアク
セスするようにしたため、メモリ装置の効率、及び演算
速度を向上させることができる。
ュ不要の第２メモリをアクセスするごとにリフレッシュ
を要する第１のメモリにリフレッシュをさせて、メモリ
へのアクセス要求があった場合に待たせることなくアク
セスするようにしたため、メモリ装置の効率、及び演算
速度を向上させることができる。
第１図は本発明の一実施例のメモリ装置の構成図、第２
図は同メモリ装置の動作を示すフローチャート、第３図
は従来のメモリ装置の構成図である。 １・・・アドレスデコーダ、２．１２・・・メモリコン
トローラ、３．１３・・・リフレッシュサイクル発生回
路、４・・・リフレッシュ制御回路、５・・・メモリバ
ス、６・・・スタティックＲＡＭ、７・・・ダイナミッ
クＲＡＭ、８・・・メモリ部。 出願人代理人 佐 藤 −雄 （ＯＬ） ＣＣ） （ｂ）
図は同メモリ装置の動作を示すフローチャート、第３図
は従来のメモリ装置の構成図である。 １・・・アドレスデコーダ、２．１２・・・メモリコン
トローラ、３．１３・・・リフレッシュサイクル発生回
路、４・・・リフレッシュ制御回路、５・・・メモリバ
ス、６・・・スタティックＲＡＭ、７・・・ダイナミッ
クＲＡＭ、８・・・メモリ部。 出願人代理人 佐 藤 −雄 （ＯＬ） ＣＣ） （ｂ）
Claims (1)
- 【特許請求の範囲】 １、リフレッシュを要する第１のメモリとリフレッシュ
不要の第２のメモリとを共に有するメモリ部と、 前記メモリ部をアクセスするタイミングと前記第１のメ
モリにリフレッシュを命じるタイミングとを制御するメ
モリコントローラと、 所定時間ごとに前記第１のメモリにリフレッシュを要求
するリフレッシュ要求信号を発生するリフレッシュサイ
クル発生回路と、 前記メモリ部のうち前記第２のメモリをアクセスする場
合に、前記第２のメモリのアクセスを意味する第２メモ
リアクセス信号を発生するアドレスデコーダと、 前記アドレスデコーダが前記第２メモリアクセス信号を
発生したとき前記第１のメモリにリフレッシュを命じ、
前記リフレッシュサイクル発生回路がリフレッシュ要求
信号を発生したとき、前記第２メモリアクセス信号の発
生頻度が前記リフレッシュ要求信号の発生頻度以下であ
る場合にのみ前記第１のメモリにリフレッシュを命じる
リフレッシュ制御回路とを備えたことを特徴とするメモ
リ装置。 ２、前記リフレッシュ制御回路は、前記第２メモリアク
セス信号が発生されるごとにカウント値に１を加算し、
前記リフレッシュ要求信号が発生されるごとに前記カウ
ント値から１を減算するカウンタを備え、前記カウント
値が前記所定値以下の場合にのみ前記第１のメモリにリ
フレッシュを命じるものである請求項１記載のメモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63139177A JPH01307997A (ja) | 1988-06-06 | 1988-06-06 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63139177A JPH01307997A (ja) | 1988-06-06 | 1988-06-06 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01307997A true JPH01307997A (ja) | 1989-12-12 |
Family
ID=15239365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63139177A Pending JPH01307997A (ja) | 1988-06-06 | 1988-06-06 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01307997A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5511176A (en) * | 1990-01-01 | 1996-04-23 | Nec Corporation | Microcomputer capable of accessing to an external memory with least possible wait |
| JP2008522339A (ja) * | 2004-11-24 | 2008-06-26 | クゥアルコム・インコーポレイテッド | 揮発性メモリの性能へのリフレッシュ動作の影響を最小化する方法およびシステム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5880633A (ja) * | 1981-11-09 | 1983-05-14 | Fuji Photo Film Co Ltd | 螢光体シ−トのノイズ消去方法および装置 |
| JPS59148048A (ja) * | 1983-02-14 | 1984-08-24 | Konishiroku Photo Ind Co Ltd | 放射線画像変換方法 |
-
1988
- 1988-06-06 JP JP63139177A patent/JPH01307997A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5880633A (ja) * | 1981-11-09 | 1983-05-14 | Fuji Photo Film Co Ltd | 螢光体シ−トのノイズ消去方法および装置 |
| JPS59148048A (ja) * | 1983-02-14 | 1984-08-24 | Konishiroku Photo Ind Co Ltd | 放射線画像変換方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5511176A (en) * | 1990-01-01 | 1996-04-23 | Nec Corporation | Microcomputer capable of accessing to an external memory with least possible wait |
| JP2008522339A (ja) * | 2004-11-24 | 2008-06-26 | クゥアルコム・インコーポレイテッド | 揮発性メモリの性能へのリフレッシュ動作の影響を最小化する方法およびシステム |
| US7930471B2 (en) | 2004-11-24 | 2011-04-19 | Qualcomm Incorporated | Method and system for minimizing impact of refresh operations on volatile memory performance |
| US8171211B2 (en) | 2004-11-24 | 2012-05-01 | Qualcomm Incorporated | Method and system for minimizing impact of refresh operations on volatile memory performance |
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