JPH02276352A - 電子電話装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は多重デジタルプロセッサ様構に関する。

コンピュータは、開発ｔｉｌｌ始以来年々、大きさおよ
び性能が増加し続けている。コンピュータの性能が増加
するにつれて、コンピュータはいくつかの異る機能を持
つことが必要となった。たくさんのコンピュータ使用者
がコンピュータを使用する時、伝統的にたくさんの異る
使用者がコンピュータに働きかけることを可能にする時
間配分と呼ばれるシステムが用いられていた。しかしな
がら時がたつにつれて、たくさんのより複雑な問題が発
生し、同時的な処理性能を必要とするようになってきた
。その時代では、大部分のコンピュータは巨大な中央処
理システムであった。大きな記憶バンクと専用の入力／
出力（Ｉｌｏ）を有する中央処理装置から成るこの種の
構成は、このようなより高度で複雑な問題を解決する時
には不都合であることが判明した。発生した重大な問題
の１つは、主要な中央処理ユニット（ＣＰＵ）から１１
０部分を切り離し、Ｉｌｏが独立して情報を入力、出力
Ｊる一方、ＣＰＵが問題解決の為働くようにする必要性
である。

６０年代半ばから後半にかけて、ミニコンピユータが新
しい型のコンピュータ構造として現われた。ミニコンピ
ユータは、当時現存していた大部分の大型コンピュータ
の中のＣＰＵよりいくらか小さいＣＰＵから成っていた
。ミニコンピユータは、従来の大型コンピュータよりは
るかに少いメモリを有していた。しかしながら、ミニコ
ンピユータの導入は、情報処理機能を有する装置（イン
テリジェント装＠）が作られることを可能にした。

情報処理機能を有する装置とは、その装置が接続される
伯のいかなる処理システムからも独立して、操作可能で
ある独自の処理能力を有す装置である。

この新しいミニコンピユータ構造は、１１０！１分の独
自性を与える問題といったようなたくさんの複雑な問題
を解決した。

この同じ時点に集積回路が発展した。１９６０年代の集
積回路は、１チップ当り１０から１２のゲートから成っ
ている小規模集積回路（８８１）から成りたっていた。

１９６０年代後半を通して、中規模集積回路が開発され
、１チップ当りのゲート数を１００から１０００に増加
させた。そして、１９７０年代において、大規模集積回
路（ＬＳＩ）および超大規模集積回路（ＶＬＳＩ）が開
発され、１チップ当りのゲート数を５０．０００の高さ
まで飛躍させた。ゲート数が増加するに従って、このよ
うなチップの性能が比例的に増加した。その後、１９７
０年代の同じ頃に、初めての基板上に形成されたコンピ
ュータシステムが開発された。

このようなコンピュータは、同一のプリント回路基板上
にＣＰＵと記憶装置を有していた。これによりあるコン
ピュータ構造を試験することも可能となった。コンピュ
ータの性能をあげる為には３つの対応策が可能であった
。第１の対応策は、正確さを確実とする為、ワードのサ
イズを増大させることであった。制御の為の応用に対し
てこの方法は、あまり利点を与えない。第２の対応策は
、メモリのサイズを増大することである。この方法は、
キ’Ｃ１ツシュメモリ（ｃａｃｈｅ　ｍｅｍｏｒｉｅｓ
）のようなメモリ構造を使用しなければ、コスト高とな
った。基板上のコンピュータ又はチップ上のコンピュー
タに関し、メモリを形成できる面積は限られているので
、この方法も完全な解決策とはいえなかった。ＣＰＵの
数を増加させるという第３の対応策が最も実際的のよう
に思われる。新しい構造は、中央で制御され互に結合さ
れたミニコンピユータを含むようになった。開発された
構造の主な２つのタイプは、連合型システムと分配型シ
ステムである。連合型システムは、単一または多重デー
タバスに結合されたたくさんのプロセッサを含み、その
うちのひとつがマスターであって、単一または複数のデ
ータバス上を転送されるデータをａｉ＋Ｉ　ｌＩＩする
ものであった。通常連合型システムにおいて、各々のプ
ロセッサは他のプロセッサから完全にハードウェアにお
いてもソフトウェアにおいても独立していた。即ち、各
々のプロセッサは、独自の処理ユニットおよび独自のメ
モリを有していた。連合型システムにおける利点は、１
つのプロセッサが１つのシステムを制御することによっ
て、たくさんのプロセッサが、たくさんの異る使用者に
サービスを与えられることを可能にしたことである。し
かしながら、連合型システムの欠点は、システム制御用
ソフトウェア、即ち、単一の又は複数のデータバスにお
いてそれぞれ異るプロセッサを制御するソフトウェア、
が複雑であるということである。そのソフトウェアは、
とても複雑なものとなり、ライン上のプロセッサの全て
が必ずしもその全性能を発揮できないであろうという効
率低下をひきおこす可能性もでてくるのである。コンピ
ュータ構造におけるもう一つの選択肢は、分配型システ
ムである。このシステムは、連合型システムにおけるよ
うな単数又は複数のデータバスを介し接続される異なる
処理ユニットから成るが、１つのプロセッサによって残
るプロセッサ上に支配を及ぼすことはない。むしろ、支
配はプロセッサに共通の約束事（プロトコル）の中にあ
るのと同様にデータバスループ周辺のプロセッサからプ
ロセッサへ転送されるか、又はそれぞれのプロセッサが
必要に応じて他のプロセッサから独立してバスにアクセ
スできるようになっている。

加えて、いくつかの分配型システムのプロセッサは、同
じメモリモデュールを使用できるので、あるプロセッサ
が実際にデータバスにアクセスせずに、使のプロセッサ
と通信することができる。データバスがコンピュータ構
造の両タイプにおいて錠を握っている。その結果、たく
さんの異ったデータバスプロトコルが開発発展された。

、最も、よく知られたデータバスプロトコルは、ＥＩＡ
Ｒ８−２３２インターフエースである。このＲ８−２３
２インターフエースの標準型は、連続二進数変換を用い
てデータターミナル装置とデータ通信装置との間のイン
ターフェース機能を与えている。その標準は電気的信号
特性コネクタピンの選定、連続２進数変換を示す機能的
内部交換回路図を特定する。もう１つのデータバス標準
には、プログラム可能な手段の為のデジタル型インター
フェースであるＩＥＥＥ４８８である。多重データバス
標準は、中央バス制御装置を用いたビットシリアル伝送
の為の標準であるＭＩＬ−８ＴＤ−１５５３で与えられ
る。このようなバスプロトコル標準が複雑になればなる
程、これらのバス構造を制御するのに必要なソフトウェ
アはますます複雑になる。分配型コンピュータシステム
の開発に関する参考書としては１９８０年Ｐｒｅｎｔ　
ｉ　５ｓ−Ｈａ　ｌ　１発行のタイ・ウイッツマン（Ｔ
ａｙ　ｗｉｔｚｍａｎｎ）による「分配型マイクロミニ
コンピユータシステム」を掲げる。開示される発明は、
同じ半導体を使用することができる多重プロセッサシス
テムを説明することによってデータバス構造並びにデー
タバスソフトウェアに関する全ての問題点を解消するも
のである。

現在のマイクロプロセッサチップの先駆は、小型電子計
算蟲に使われた半導体アレイであった。

このような例にテキサスインスツルメンツに譲渡された
１９７４年、６月２５日発行のキルビー、メリマン、バ
ンタセルによる米国特許筒３．８９１゜９２１号がある
。計算器の為のこのような集積回路アレイの発明以来、
年を経るにつれ、技術の大きな進歩はそのサイズ、出力
、価格および半導体チップの機能並びに信頼性において
飛躍的な改良を遂げてきた。単一のプロセッサ構造と同
様の型を有する初期のマイクロプロセッサシステムが、
テキサスインスツルメンツ譲渡されたコーゲル、レイモ
ンドによる１９７６年１１月９日発行の米国特許筒３．
９９１，３０５号および、同じくテキサスインスツルメ
ンツに譲渡されたグラハム・Ｆ・タブによる［コード変
換器付マイクロコンピュータ］と題する１９７７年１２
月２０日発行の米国特許筒４．０６４．５４４Ｍに示さ
れている。

これらの２つの特許は２重型である本発明と類似する単
一型マイクロプロセッサ構造を開示している。

本発明に従うと、互いに独立し、同時に操作可能な２つ
で１組のレジスタを含む電子デジタル型多重プロセッサ
システムが与えられる。第１の実施例において命令コー
ドを記憶する為の１つのＲＯＭと、情報を記憶する１つ
のＲＡＭと、コマンドに基づき情報に対し演算を実行す
る１つの演算論理ユニット（ＡＬＵ）と、ＲＯＭからの
命令コードに応答してこれらのコマンドを発生する制御
回路とを含む、プロセッサシステムが使用されている。

この演算論理ユニットは、ある階級の命令コードから発
生されたマイクロ命令のグループによって制御される。

一方、伯の階級の命令コードは、定数のフィールドを含
んでいる。データ通路の組が与えられており、これが上
記のＲＡＭ。

ＲＯＭ、演算論理ユニットおよび制御回路とレジスタの
組とを接続している。このレジスタの組は、演算論理ユ
ニットに基づき操作される情報を記憶し、ＲＡＭの中の
情報の番地とＲＯＭの中の命令とを記憶する。上記制御
回路は、両方のレジスタの組における命令を同時に独立
して実行する為に与えられている。このような同時操作
は、第２のレジスタの組が演算論理ユニットにアクセス
すると同時に、第１のレジスタの組がＲＯＭにアクセス
することによって、実行される。

本発明の他の実施例においては、命令］−ドを記憶する
ＲＯＭと、情報を記憶するＲ　Ａ　Ｍと、コマンドに従
う情報に於るオペレーションを実行する演算ユニットと
、命令コードに応答してこれらのコマンドを発生する制
御回路と、入力ポートおよび出力ボートと、独立し、同
時に操作可能な２つで一組のレジスタとを含む電子デジ
タル型多重プロセッサシステムが与えられている。この
システムは、単一のＭＯ８／ＬＳ　Ｉ半導体チップ上に
作られている。入力ポートは、データをレジスタの組に
入力する為に各々のレジスタセットに個別的に専用に設
けられている。出力ボートは、システムの中で処理され
たデータを表示する為に設けられる。−組のデータ進路
が、上記のＲＯＭ。

ＲＡＭ、演０１理ユニット、入力ポート、出力ボート、
および制御回路と複数のレヂスクの組とを接続している
。

本発明の１１！！の実施例において、ベアの電界効果型
装置とベアのクロック同期装置から成る閉鎖型回路ルー
プが与えられる。上記閉鎖型回路ループは、クロック同
期回路が電界効果型装置を分離するように配列される。

本発明の他の実施例において、第１のクロック同期装置
のベアの中の第２のクロック同期装置の第２の端子は、
第１の電界効果型装置のベアの中の第１の電界効果型装
置の入力へと接続される。

第１の電界効果型装置のベアの中の第１の電界効果型装
置の出力髪よ、第１のクロック同ｍ装置四のベアの中の
第１のクロック同！１１１装置の第１の端子へ接続され
る。第１のクロック同期装置のベアの中の第１のクロッ
ク同期装置の第２の端子は、第１の電界効果型装置のベ
アの中の第２の電界効果型装置の入力へ接続される。第
１の電界効果型装置のベアの中の第２の電界効果型装置
の出力は、第２のクロック同期装置のベアの中の第１の
クロック同期装置の第１の端子に接続される。第２のり
Ｏツク同期装置のベアの中の第１のクロック同期装置の
第２の端子は、第２の電界効果型装置のベアの中の第１
の電界効果型装置の入力に接続される。第２の電界効果
型装置のベアの中の第１の電界効果型装置の出力は、第
１のクロック同期装置のベアの中の第２のクロック同期
装置の第１の端子に接続さ机る。第１のりＯツク同期装
置８のベアの中の第２のクロック同期装置の第２の端子
は、次に、第２の電界効果型装置のベアの中の第２の電
界効果型装置の入力へ接続される。第２の電界効果型装
置のベアの中の第２の電界効果型装置の出力は、第２の
クロック同期装置のベアの中の第２のクロック同期装置
の第１の端子に接続され回路ループは閉鎖される。クロ
ック同１１！１装置のベアの交互のクロック同期は、作
動中のクロック同期装置を通しである電界効果型装置が
次の電界効果型装置を更新することに役立っている。一
方、これらの電界効果型装置は、非作動りＯツク同期装
置によって、閉鎖型ループ回路の残りから分離されてい
る。情報は、電界効果型装置のベアを通って情報が循１
票することによって、ループ内に蓄積され得る。電界効
果型装置のベアの数、同様にクロック同期装置のベアの
数は、電界効果型装置とクロック同期装置とが先に述べ
た様に配列可能な限り増加しうることは、この分野の通
常の知識を有する当業者には明らかである。閉鎖型回路
ループに記憶される情報ビット数は、閉鎖型回路ループ
における電界効果型装置のペアおよびクロック同期装置
のペアの数と等しい。クロック同期装置と電界効果型装
置の入力側との間に入力端子を接続することによって、
この閉鎖型回路ループに入力端子を備えることができる
。クロック同期装置と、電界効果型装置の出力側との間
に出力端子を接続することによって、この閉鎖型回路ル
ープに、出力端子を備えつけることができる。入力、出
力装置はいずれも、情報記憶機能又はデマルチプレクス
機能を実行する為にこの回路に加えられるものであるこ
とは当業者にとって明らかである。

本発明の他の実施例において、閉鎖型ループ回路の配列
が与えられ、情報の平行Ｎ′ｖ４を可能にしている。平
行に数ビットが記憶されるレジスタを構成するために、
いかなる数の閉鎖型ループ回路も配列することができる
ことは当業者に明らかであろう。平行する閉鎖型ループ
回路間の交差接続が、隣接する閉鎖型ループ回路間にお
ける情報の簡単な入れかえによる１１）算、割算を含む
、交差結合能力を与えていることらまた当業者にとって
明らかであろう。

本発明の他の実施例において、複数の中央処理ユニット
を含む電子デジタル型処理システムが与えられる。この
プロセッサシステムは、命令コードを記憶するＲＯＭ、
情報を蓄積するＲＡＭ、命令コードに応答してコマンド
を発生する制御回路から送られるコマンドのちとに情報
に対するオペレーションを実行する演算ユニットを有し
ている。

上記演算ユニットは、命令コードのある階級から発生さ
れるマイクロ命令のグループによって＄１１１されてい
る。一方、命令コードの他の階級は、「アキュムレータ
内の複数の定数と定数との比較」といった様ないくつか
のオペレーションに使用される定数のフィールドを含ん
でいる。複数の中央処理ユニットは独立して同時に作動
し、ＲＡＭから得た情報に対し命令を実行し、ＲＯＭ、
ＲＡＭ、油筒ユニットおよび中央処理ユニット回路を接
続するデータ進路の単一の組を共用する。

本発明の他の実施例において、電子デジタル型プロセッ
サシステムが示され、これは、命令を記憶するＲＯＭと
、情報を記憶するＲＡＭと、制御用コマンドのもとに情
報に対し操作を実行する演算ユニットと、命令コードに
応答してコマンドを発生する制御回路と、入力手段、出
力手段および複数の中央処理ユニットを含んでいる。こ
のシステムは、単一のＭＯ８／ＬＳ　Ｉ半導体チップ上
に作られている。中央処理ユニットは、演算ユニット、
ＲＡＭ、出力および入力を制御することによる情報に対
しコマンドを実行する。複数の中央処理ユニットは、Ｒ
ＯＭ、ＲＡＭ、演算ユニット、制御回路、および中央処
理ユニットの入出力を結合するデータ通路の単一の組を
共用する。

本発明の他の実施例において、２入用ゲーム装置が与え
られ、これは、ゲームデイスプレィ、デジタルプロセッ
サシステムに接続されたプレーヤ用入力装置を含み、更
に１つのメモリを共用しあう２つの独立に別々に操作可
能な中央処理ユニットと、演算論理回路及び２つの処理
ユニットのオペレーションを制御する制御回路をも有し
ている。

メモリを共用し合う２つの独立する中央処理ユニットを
用いることにより、ゲームのアルゴリズムは、２人のプ
レーヤーが同時にゲーム装置に入力を与えられる様な方
法で実行される。

２入用ゲーム装置におけるひとつの実施例は、第１及び
第２のプレーヤの入力、第１および第２のプレーヤの為
のデイスプレィＶｔｎおよびゲームデイスプレィ装置を
含みこれらは全て単一の電子デジタルプロセッサシステ
ムに接続されている。

この例は２つの独立して同時に操作可能な中央処理ユニ
ットをさらに含む。上記電子デジタルプロセッサシステ
ムは、さらに、ゲームの情報の蓄積およびゲームブＯグ
ラムの蓄積の為の単一の共用し合うメモリと、２つの中
央処理ユニットおよびこれら２つの中央処理ユニットを
操作、制御する為の制御回路の両方に使用される、演算
論理ユニットを有している。第１の中央処理ユニットは
、１つのプレーヤー人力への接続とそのプレーヤの為の
デイスプレィへの接続とを有している。同様に第２の中
央処理ユニットは、第２のプレーヤの入力と、そのプレ
ーヤーのデイスプレィへの接続を有している。加えて、
両中央処理ユニットは、共通のゲーム状況デイスプレィ
装置上に情報を表示することができる。デジタル型ブ０
セッサシステムは、さらに、中央処理ユニット内の情報
の転送および中央処理ユニットへの転送の為の入力とデ
イスプレィ出力との間のデータ進路を有している。この
２重プロセッサ構成は、２人のプレーヤーの同時的ゲー
ムオペレーションの為のゲームのアルゴリズムを同時に
独立して実行することを可能にしている。

本発明の他の実施例において、電子デジタルプロセッサ
システムに接続されるキーボードおよびデイ、スプレィ
装置を含む電子装置が示されている。

上記電子デジタルプロセッサシステムは、さらに、メモ
リと演算論理ユニットおよび同時に独立して操作可能な
２つの中央処理ユニットを有している。

加えて、上記デジタルプロセッサシステムは第１の中央
制御ユニット専用の入力ポート及び、第１の中央処理ユ
ニット専用の出力ポートと、第２の中央処理ユニット専
用の出力ポートおよび両方の中央処理ユニットに共通で
あり、いずれの中央処理ユニットによっても使用可能な
第３の出力ポートを有している。キーボードは、第１の
中央処理ユニット入力に接続され、デイスプレィ装置は
、第２の中央処理ユニットの個別の出力ポートに接続さ
れる。デジタルプロセッサユニットの機能的アルゴリズ
ムは、第１の中央処理ユニットの入力ポートに接続され
るキーボードから情報を受けとる第１の中央処理ユニッ
ト内で実行される。機能的アルゴリズムの為の出力情報
は、両方の中央処理ユニットに共通なメモリ内に置かれ
る。第２の中央処理ユニットは、デイスプレィを新たに
するのに専用に使われる。第１の中央処理ユニットで作
られた機能的アルゴリズム計算からの出力情報を、デイ
スプレィを新たにする為、第２の中央処理ユニットが共
通メモリから受けとる。両中央処理システムは、同時に
独立に操作可能な型式で操作されるので、機能的アルゴ
リズムからの出力情報は、デジタルプロセッサメモリ装
置に出力情報が記憶されるとすぐに表示される。

本発明の他の実施例において、第１の中央処理ユニット
の出力ポートは、第１の中央処理ユニットに入力されて
いる情報を表示する為に、キーボードに接続される。第
２の中央処理ユニットの出力ポートは、前述の様に第２
の中央９１ＸＮ＋！ユニツト専用に接続される。この構
成において、第１の中央処理ユニットが、入力情報を受
けとるので、キーボードデイスプレィ装置は、第１の中
央処理ユニットによって最新の情報を得、第２の中央処
理ユニットは、前）ホの様にデイスプレィを最新にする
。

本発明の他の実施例において、デジタルプロセッサシス
テムは、３つの出力ポートを有している。

即ち、２つの中央処理ユニットからの２つの出力ポート
及び両方の中央処理ユニットに共通する、第３の出力ポ
ートである。この構成において、第１の中央処理ユニッ
トの為の第１の出力ポートは入力用キーボードに接続さ
れ、第１の中央処理ユニットによって受けとられる入力
情報を、入力キーボードに表示する。第２の中央処理ユ
ニットの為の出力ポートおよび共通出力ボートは、デイ
スプレィ装置に接続される。この構成においては、第２
の中央処理ユニットにおけるアルゴリズムが先に述べた
様にデイスプレィ装置に対し情報を新たにする為に使わ
れているのに対して、第１の中央処理ユニットにおける
機能的アルゴリズムは、キーボード入力デイスプレィ装
置を＠新にする為に役立っている。加えて、第１の中央
処理ユニットは、共通出力を通して情報を出力すること
によってデイスプレィ装置に直接書きこみを行うことが
できる。

本発明の他の実施例において、３つの出力ポートを持つ
電子デジタルプロセッサシステムが与えられている。３
つの出力ポートは、２つの中央処理ユニットのそれぞれ
の出力ポートおよび共通出力ボートであり、この３つの
出力ポートは全て、単一のデイスプレィ装置に接続され
ている。更に、第１の中央処理ユニット専用の出力ポー
トは、キ−ボード入力に接続されている。機能的アルゴ
リズムは、第１の中央処理ユニットで実行され、加えて
、第１の中央処理ユニットは、キーボード入力デイスプ
レィを最新にて、入力情報を確認する。

第２の中央処理ユニットは、先に述べたように、デイス
プレィを新たにする為役立っている。しかしながら、こ
の溝成において、第１の中央処理ユニットは、第１の中
央処理ユニット専用に設けられた出力ポート又は両方の
中央処理ユニットに共通する出力ポートを通り、デイス
プレィ装置へ直接出力することができる。

本発明の他の実施例において、電子電話が与えられてお
り、この電子電話は、キーボードインターフェース、音
声合成装置、メツセージ録音装置、および電話ラインへ
のインターフェースを有している。電話ラインインター
フェースとメツセージ録音装置の間には、可聴周波数に
よる接続があり、オーディオ制御ラインが音声合成装置
と電話ラインインターフェースの間をインターフェイス
する。

音声合成装置は、入来する呼び出しの発生に基づき電話
の呼出入にメツセージを送り、入来する呼出しの発生に
基づきそのラインに答えて、使用者の特定した時間が経
過した後にラインを終了させることによって電話ライン
インターフェースを制御する。メツセージ録音Ｓｎは、
可ｖ！周波数による接続で電話ラインインターフェース
と接続されることで入来する呼び出し人の電話メツセー
ジを録音する。本実施例はさらに、それぞれの中央制御
ユニットの入力ポート、出力ポートおよび、両中央処理
ユニットによってアドレス指定される出力ポートを有す
る独立で個別に操作可能な２つの中央処理システムを含
む電子デジタルプロセッサシステムを有している。キー
ボードは、第１の中央処理ユニットの入力に接続され、
第１の中央処理ユニットの出力へ接続される。第１の中
央処理ユニットは、入力ポートを通して使用者により入
力される電話番号を受けとり、第１の中央処理ユニット
の出力ポートを通してこの電話番号の入力を確認する。

第２の中央の処理ユニットの入力は、電話ラインインタ
ーフェイスに接続され、入来する電話呼び出しの発生を
受けとる。共通出力は、音声合成装置に接続される。入
来した電話呼出しの発生に基づき、第２の中央処理ユニ
ットは、音声合成装置を作動させ、電話ラインインター
フェイスと接続される制御ラインによって電話に答え、
電話ラインインターフェイスに接続される可聴周波数ラ
インによって予め決められたメツセージを電話の呼び出
し人に伝える。第２の中央処理ユニットの出力ポートは
、メツセージ録音装置を作動させる為メツセージ録音装
置に接続され、音声合成のメツセージが完了した後に入
来した電話呼び出し人からのメツセージを録音する。使
用者の特定した時間が終わると、音声合成制御ラインは
、電話ラインインターフェースの可聴周波数ラインの接
続を切る。

他の実施例において、デイスプレィ装置は、第１の中央
処理ユニットの出力に接続され、キーボードによって入
力された電話番号を表示するようにすることができる。

加えて、レパートリ−ダイアラは、共通出力ボートに接
続され、音声合成装置とメツセージ録音装置は第２の中
央処理ユニットの出力ポートに接続される。レパートリ
−ダイアラは、使用者が頻繁に使う電話番号を予め記憶
させ、キーボード入力によってレパートリ−ダイアラの
中に記憶された番号をアドレス指定することによって、
電話ラインインターフェイスに於いて上記のような番号
を作動させることを可能にしている。更に、家屋保全セ
ンサーを第２の中央処理ユニットに、その入力ポートを
介して接続し、本発明につけ加えることができる。この
ような家屋保全センサーは、火災探知器、防犯検知器お
よび遠隔制御ユニットからの信号によって作動し得る検
知器とを含んでいる。火災検知器によって火災の発生を
知ると、消防署が呼びださ机、火災の存在と家の住所に
関する事柄が音声合成装置によって知らされる。更に防
犯検知器が作動すると、警察署に同様にして連絡される
。遠隔制御装置は、医者を必要とする救急の場合に電子
電話を作動させることができる。故に、予め記憶させて
おいた医者の番号を自動的にダイアルし、音声合成装置
によって緊急メツセージを医者に知らせることが可能と
なるのである。

本発明の他の実施例において、コマンドを記憶するＲＯ
Ｍ情報を記憶するＲＡＭ、演算論理ユニット、独立して
同時に操作可能な２つの中央処理ユニット、第１の中央
処理ユニットの為の入力ボート、第２の中央処理ユニッ
トの為の入力ボート、第１の中央処理ユニットの為の出
力ポート、第２の中央処理ユニットの為の出力ポート、
第１及び第２の中央処理ユニットの両方で共用しあう出
力ポート、上記ＲＯＭからコマンドをまたＲＡＭから情
報を受は取る制御回路、および中央処理ユニットと上記
ＲＯＭｌＲＡＭ、演算論理ユニット、それぞれの入力ボ
ート、それぞれの出力ポートおよび制御回路を接続する
複数のデータ進路とを含む電子デジタル多重処理システ
ムが与えられている。上記制御回路は第２の中央処理ユ
ニットが演算論理ユニットにアクセスさせると同時に第
１の中央処理ユニットをＲＯＭにアクセスさせることに
よって、両方の中央処理ユニットにより命令を同時に実
行することを可能にしている。入力から出力への変更は
、制御回路で作られた特定の命令によって実行される。

２つの専用出力ポートは、演算論理ユニットからの情報
を受けとる中央処理ユニットの部分に接続される。

本発明のイ也の実施例において、第２の多重プロセッサ
への入力の１つは、ゼロ交点検知回路を有している。こ
のゼロ交点検知回路は、ゼロ交点検知回路への入力電圧
が検知回路の平均直流電圧レベルと交差した時、第２の
中央処理ユニットに入力信号を与える。

本発明の他の実施例において、第１の中央処理ユニット
への人力は、調波変換器を有しており、この−波変換器
は、入力信号の周波数が中央処理ユニットの入力の周波
数の約数になる時に、第１の中央処理ユニットに信号を
送る。

本発明の他の実施例において、２つで１組の独立して同
時に操作可能なレジスタ、命令コードを記憶するＲＯＭ
、命令コードを補助的に蓄積する外部メモリへのインタ
ーフェース、情報を記憶するＲＡＭ、命令コードに応答
してコマンドを発生する制御回路からのコマンドに従い
情報に対しオペレーションを実行する演算論理ユニット
とを含む電子デジタル多重プロセッサシステムが与えら
れている。２つで一組のレジスタのそれぞれのレジスタ
はＲＯＭおよび外部メモリに蓄積された命令およびＲＡ
Ｍに蓄積された情報の′１ｔｒＩ！１、加えて演算論理
ユニットからの計算結果を記憶する為設置されている。

外部メモリインターフェースは、内部ＲＯＭとは独立し
て多重ブロセッ丈を操作する為に使用することができる
。

本発明の他の実施例において、命令コードを記憶するＲ
ＯＭ、追加の命令コードを記憶する外部メモリにアクセ
スする外部メモリインターフェイス、情報を記憶するＲ
ＡＭ、命令コードに応答してコマンドを発生する１１１
１１ｍ回路に従い情報に対しオペレーションを実行する
演算論理回路、独立して同時に操作可能な２つで１組の
レジスタ、入力ボートおよび出力ポートを有する電子デ
ジタル多重プロセッサシステムが与えられている。この
システムは、単一のＭＯ８／ＬＳ　Ｉ半導体チップ上に
組み込まれる。制御回路は、両方のレジスタの組に関し
コマンドを同時に独立して実行することを可能にしてい
る。２つで１組のレジスタの組は、ＲＯＭ、外部メモリ
へのインターフェイス、ＲＡＭ、演算論理回路、および
上記のようなレジスタの組の入力、出力を接続するデー
タ進路の単一の組を共用しあっている。外部メ°モリは
多重プロセラ丈システムの試験またはオペレージ３ンの
いずれにも使用可能である。外部メモリインターフェイ
スは、出力ポートとなることも可能である。

実施例の詳細な説明 第１図は２つ一組のマイクロプロセッサの配列された単
一チップ半導体集積回路を示す。チップ１は、２つ一組
のマイクロプロセッサを含んでいる。２つ一組のマイク
ロプロセッサは、ＣＰＵ（Ａ）とＣＰＵ　（Ｂ）として
示される。信号グループ２は、ＣＰＵ　（Ａ）に接続さ
れる４本の入力線から成っている。ＫＡｌは最下位ビッ
トでありＫＡ８は最上位ビットである。信号グループ３
は、ＣＰＵ　（Ｂ）に接続され入力又は出力として働く
ＫＢｌからＫＢ８の４つの入力から成る。ＫＢＩは最下
位ビットである。ＣＰＵ　（Ｂ）からの出力信号である
ＳＢもまたここに含まれる。信号グループ４は１６個の
個別のレジスタＲＯ−Ｒ１５である。これら個別の出力
はＣＰＬＪ　（Ａ）又はＣＰＵ　（Ｂ）のいずれかによ
ってセット又はリセットされる。信号グループ５はＣＰ
Ｕ　（Ａ）の出力ラッチからコード化された８ビツトデ
ータを出力する為に使用される８本の線である。信号グ
ループ２５１は両方のＣＰＵの初期化入力であるｌＮｌ
Ｔ１およびｌＮｌＴ２という入力を含んでいる。これら
の入力は、種々の電源供給上の制約から要求されるとき
、電力投入時間を増加させる為に電源投入周期に関して
使用される。信号グループ２５２は、チップクロック同
期回路に用いる発振器１人力０３ＣＩと発振器２人力０
８Ｇ２とを有している。信号グループ２５３はＶｄｄお
よびＶｓｓを含んでいる。Ｖｄｄは通常９ボルトにセッ
トされた供給電圧である。Ｖｓｓはチップへの参照電圧
である。

第２図はレジスタにＣＰＵ　（Ａ）およびＣＰＵ（Ｂ）
の両方の為のビット情報を持たせるようにした回路配置
を示す。第２ａ図はこの回路の基本設計を示す。第２ｂ
図は第２ａ図の回路へ供給されるタイミングを示す。第
２Ｃ図は第２ｂ図のタイミング図に従って第２ａ図に示
された記憶素子のそれぞれの内容を示す。第２ａ図にお
ける回路は、４つのＭＯＳイシバータ２５５，２５６，
２５７および２５８を有している。実行中の内容を示す
便宜の為に、これらのインバータはそれぞれ（１）、（
２）、（３）、（４）と番号をふっである。第２ａ図の
回路は、２５９．２６０と番号の付された２組の装置も
有している。装＠２５９はφ２によってトリガーが与え
られ、φ２が低いとき情報は、時計の針と反対の方向へ
即ちインバータ（１）からインバータ（２）へ、インバ
ータ（３）からインバータ（４）へ流れる。同様に装置
２６０はφ３によりトリガーされ、φ３が低い時インバ
ータ（４）からの情報はインバータ（１）へ転送され、
インバータ（２）からの情報はインバータ（３）へ転送
される。この回路はＷ″によってトリガーが与えられる
装置２６１も有している。

１１　Ｗ　１１が低い時、装置は導電性を有し、データ
インターミナル（左端に示す）からの情報はインバータ
（１）に入力される。次に第２ｂ図をみると、Ｔｏ、Ｗ
とφ２、φ３が高い場合、第２ａ図における回路中の４
つのインバータの内容は未知であることが理解できる。

Ｔ１における入力Ａ１は、データインターミナルに与え
られ、Ｗが低くなるとＴ１として第２Ｃ図において示さ
れる様にインバータ２５５へ送りこまれる。Ｔ２におい
てφ２が低くなるとインバータ２５５の中でＡ１として
記憶されているＡ１人力情報はインバータ２５６に送ら
れＡ１として記憶される。Ｔ３においてφ３が低下する
と、インバータ２５６の内容はインバータ２５７へ送ら
れる。故に２５６の中のＡ１は２５７の中ではＡ１とな
る。Ｔ４においてデータインターミナル内に新しい入力
Ｂ１が与えられ、インバータ２５５へ送られてＢ１とし
て記憶される。φ２が再びＴ５で低下する時、インバー
タ２５５内の８１はＢ１としてインパーク２５６に入り
、インバータ２５７の内容であるＡ１はインバータ２５
８に送られる。Ｔ５の終わりの時点又はφ２が高くなる
時点において、ここで、下部の２つのインバータ２５５
および２５６はＣＰＵ　（Ｂ）へのビット入力を有し、
上部の２つのインバータ２５７および２５８はＣＰＵ　
（Ａ）への入力を有していることに注意しなくてはなら
ない、、Ｔ６でφ３が低くなり、インバータ２５８の内
容はインバータ２５５に送られて補充されインバータ２
５６の内容はインバータ２５７に送られて補充される。

Ｔ７において、ＣＰＩＪ　（Ａ）レジスタへの新しい入
力であるＡ２はデータインターミナルに現われインバー
タ２５５へ送り込まれる。Ｔ８において、インバータ２
５５の内容又はＡ２はインバータ２５６に送られ、ここ
でＡ２として補充される。もしＴ７において情報がまっ
たく入力されないと、上部の２つのインバータ内の情報
は下部の２つのインバータへとまねされ、Ｔ７において
、下部の２つのインバータ内の情報に関しても同様にさ
れる。故に第２ａ図に示されるこのループはＣＰＵ　（
Ａ＞並びにＣＰｔＪ　（Ｂ）への情報の同時的な循環的
記憶が可能となっている。

第２ａ図に示される回路ではφ２が低くなるとき線２６
２において情報は出力される。

第２ａ図における回路構成の第２の実施例が第２ｄ図に
示されている。同時に、そのタイミング図第２Ｃ図およ
び内容テーブル第２ｆ図が示されている。第２ｄ図に示
される回路２７３は、Ｗによってトリガーを与えられる
装置２６３を通る情報入力、２６４，２６６．２６８，
２６９，２７０．２７１と番号を付した６つのＭＯＳイ
ンバータおよび２６５と番号を付した３つの装置と、２
６７と番号を付した３つの装置とから成り、更にデータ
出力線２７２を有している。回路２７３は３つのＣＰＵ
　（Ａ）　、ＣＰＵ　（Ｂ）、ＣＰＬＩ　（Ｇ）の為の
ビットの蓄積が可能である。実際に蓄積される情報は第
２ａ図の回路と同様な形態で６つのインバータを回る。

ここでタイミング図の第２ｅ図および内容テーブルを示
す第２ｆ図を参照すると、ＴＯにおいて６つのインバー
タの内容は未知である。次にＴ１においてＡ１はデータ
インターミナルに存在し、Ｗが低くなったときＡ１はイ
ンバータ２６４に導入される。故にインバータ２６４は
Ａ１を有する。Ｔ２において、φ２は低くなり、インバ
ータ２６４の内容はインバータ２６６へ転送される。故
にインバータ２６６はこの時Ａ１を有す。Ｔ３において
φ３が低くなり、インバータ２６６の内容は、インバー
タ２６８に転送される。故にインバータ２６６内のＡ１
はインバータ２６８内に補充されＡ１として蓄積される
。

Ｔ４において８１がデータインターミナル内に存在し、
Ｗが低くなるとインバータ２６４へ導入される。インバ
ータ２６４はここではＢ１を有している。Ｔ５において
φ２が低くなり、インバータ２６４内の情報はインバー
タ２６６へ転送される。

即ちＢ１および２６４はＢ１および２６６へ変わる。イ
ンバータ２６８の内容Ａ１はインバータ２６９へ導入さ
れＡ１となる。Ｔ６において、φ３が再び低くなり、図
の様に情報の回転を可能にする。Ｔ７において、先に述
べたのと同様に、Ｃ１がインバータ２６４に０１として
導入される。

Ｔ８においてφ２が低くなり図のような情報の回転を可
能にしている。ここでφ２が高くなった時回路２７３の
内容は、ＣＰｔＪ　（Ａ）、ＣＰＬＩ（Ｂ）、ＣＰＵ　
（Ｃ）への３ピツトであることに注目してほしい。デー
タ出力ターミナルの出力の線２７２の出力にはＡ１が与
えられる。Ｔ９において、データは図の様に回る。Ｔ１
０において、Ａ２がデータインターミナルに入力され、
Ｗが低くなるとインバータ２７４へ導入される。２６４
の内容は、ここではＡ２である。Ｔ１１において、２６
４の内容は２６６へ導入されるので、２６４は、Ａ２を
、２６６はＡ２を有することになる。

２６８の内容Ｃ１はインバータ２６９に導入されＣ１と
なる。インバータ２７０の内容Ｂ１はインバータ２７１
に導入され、Ｂ１となる。通常の知識を持つ当業者にお
いて、追加のインバータの組およびクロック向Ｗ４装置
の組をここに示す回路につけ加え追加したＣＰＵの為に
記憶能力を増大させることができることは明らかである
と考える。

第２ａ図に示す本回路の第３の実施例を第２ｑ図に示す
。回路ループ２７４は基本的に第２ａ図に示される回路
に含まれる素子と同様の素子を含む。しかしながら追加
の入力、出力ターミナルが与えられている。インバータ
２７６において入力はターミナル２７５であり、出力は
ターミナル２７７である。この配列は図のように他のイ
ンバータ２８０．２８４および２８７においても同様で
ある。回路２７４からの情報の入力および出力は、第２
ｑ図には図示されていないが第２ａ図における装置２６
１と同様の装置によって遂行される。

第２ｇ図における構造は、第２ｈ図に示される様な並列
構造（アーキテクチャ）にすることも可能である。この
型式の配列では、２つのＣＰＵの為の情報を１つのレジ
スタ内に並列に蓄積することが可能である。即ち、２つ
のＣＰＵの為の１つのレジスタ内に記憶されるそれぞれ
のビットごとに１つのループが与えられなくてはならな
い。通常の知識を有する当業者において、第２ｈ図に示
される回路には何種類かの異なる配列も可能である事、
即ちループ間における内部接続を変化させて、あるイン
バータから次の隣接するループ内のいずれのインバータ
への入力導入が可能となることは明らかであると考える
。

デジタル・プロセッサ・システム 第１図は単一半導体集積回路チップ１内に設けられた本
発゛明の実施例を示す。第１図のチップ１内に設けられ
たシステムのブロック図は、第３ａ図及び第３ｂ図に示
されている。このシステムは、テキサス・インスツルメ
ンツに譲渡されたニドワードＲ，コーデルおよびジョセ
フＩｔ、レイモンドＪｒ。

による米国特許箱３．９９１．３０５号に開示されたデ
ジタルプロセッサを変形したものである。

このシステムは、ＲＯＭ（Ｉ出し専用メモリ）６および
ＲＡＭ　（ランダムアクセスメモリ）８１を中心にして
いる。この構造は使用者がそれぞれのプロセッサごとの
メモリを分割して使うことのできる融通性を与えている
。更にそれぞれのプロセッサは、ＲＯＭに記憶されるプ
ログラム手順を共用することができる。この構造におけ
る第３の長所は、メモリＲＡＭが全てのプロセッサに共
通なので、プロセッサはＲＡＭメモリによってお互いに
通信することができる点である。ＲＯＭ６は多数のこの
場合では１語当り８ビツトの命令語を３０７２有してお
り、システムを操作するプログラムを記憶する為に使用
されている。ＲＡＭ８１は１語に対し４ビツトで１６語
のファイル８つから成る５１２の自己リフレッシュメモ
リセルソフトウェアを有している。ＲＯＭ内の語数又は
ＲＡＭ内のセル数はデジタルプロセッサの機能の所望の
複雑性に依存する。数字で示される入力情報は、計算の
中間および最終結果、また同様に状況情報またはフラッ
グ、小数点位置やその他の動作情報といっしょにＲＡＭ
８１内に記憶される。

ＲＡＭはプロセッサシステムのワーキングレジスタとし
て機能する。しかしもしシフトレジスタ又はその類いが
この目的に使用されるとしたら分離レジスタとしてＩＩ
されるであろうが、ここではハードウェア的な意味で分
離レジスタとして組織されているわけではない。ＲＡＭ
はＩ！１１８０のワードアドレス、即ちＲＡＭ　　Ｙア
ドレスデコード回路７９を用いて選択されるＲＡＭ内の
３２本のアドレス線のうちの１つによって、ＲＡＭアド
レスデコーダ８８から線８５に与えられたアドレス信号
によってアドレス指定される。線８０および線８５上の
与えられたワードアドレスの為に、４つの特定のビット
が呼び出され、ＲＡＭ線８線上６上み出される。情報は
選択的に４つの１１１８７を介しＲＡＭ書き込み制御回
路８９からＲ−ＡＭ８１ヘデコーダ８８を介し書きこま
れる。

ＲＯＭ６はそれぞれの命令サイクルごとにＲＯＭ出力線
１１及び７０に８ビツトの命令語を発生する。それぞれ
８ビツトを含む３．０７２９から成るＲＯＭ内の２４．
５７６ビツトの位置から命令が選択される。ＲＯＭは３
つの章（チャプター）に分配または分割される。それぞ
れの章は６４語からそれぞれ成る１６のグループまたは
ページを有している。ＲＯＭ内の特定の命令が、ＲＯＭ
のワードアドレスによって６つの線７の内の１つに、お
よびページアドレスによって４つの線１６または１５に
、さらに章アドレスによって２つの線１７または１８上
にアドレス呼び出しされる。線７におけるＲＯＭワード
アドレスは、デコーダ８内に発生される。コード化され
たＲＯＭワードアドレスは、プログラムカウンタ（Ａ）
１９またはプログラムカウンタ（Ｂ）４０のいずれかに
発生される。プログラムカウンタ（Ｂ）は、１命令周期
後に増加することのできる又は呼び出し又は分岐オペレ
ーションの為にＲＯＭ出力線１１から線２０を介して送
りこまれたアドレスを有することのできる多段階排他的
オア・フィードバックシフトレジスタである。ＲＯＭワ
ードアドレスデコーダ８は６つの線１３および１４上の
コード化されたアドレスを線１２を通し受は取る。２つ
の３段階サブルーチンレジスタ（Ａ＞３３および（Ｂ）
５４は、それぞれ、プログラムカウンタ（Ａ）１９およ
び（Ｂ）４０と協働して呼び出し又はサブルーチンオペ
レーションの間、リターンアドレスを一時的に記憶する
為に役立っている。

呼び出し命令が開始されこの増加されたアドレスが、サ
ブルーチンオペレーションの実行が終了される時それぞ
れ線２８または４９を通しブＯグラムカウンタ（Ａ）１
９又は（Ｂ）４０内に写し返すことができるようにされ
た時、増加されたプログラムアドレスはそれぞれ線２７
又は４８を介しレジスタ（Ａ）３３又は（Ｂ）５４内に
記憶される。サブルーチンレジスタ（Ａ＞３３および（
Ｂ）５４もそれぞれ、１０６８．６９と６３．６２を介
しＣＬＡ３４およびＣＬＢ５５からの入力を受けとる。

ＣＬＡ３４およびＣＬＢ５５は３段階のラッチであり、
これらにより、サブルーチンレジスタ（Ａ）３３および
（Ｂ）５４を作動させサブルーチンを３段階まで実行さ
せる。第３Ｃ図はこれから説明されるＣＬＡ３４及びＣ
ＬＢ５５とサブルーチンレジスタ（Ａ）３３及び（Ｂ）
５４との内部的接続を示している。

ライン９上のＲＯＭページアドレスはデコーダ１０の中
で発生する。デコーダ１０はページアドレスレジスタ（
Ａ）２１または（Ｂ）４２からそれぞれライン１６又は
１５上で４ビツトのコード化されたアドレスを受けとる
。これらのページアドレスレジスタ（Ａ）及び（８）も
またこれらと協働するバッファレジスタ（Ａ）３５及び
（Ｂ）５７を有していて分岐又はサブルーチン呼び出し
くＢＲＮＣＡＬ）オペレーションに、役立っている。

レジスタ２１又は４２は常にＲＯＭに関する現時点の４
ビツトページアドレスを有していてＲＯＭページデコー
ダ１０を直接呼びだすようにしである。バッファレジス
タ３５および５７は多機能バッファ及び−時的記憶レジ
スタであって、この内容は現在実行のＲＯＭページアド
レス又はＢＲＮＣＡＬオペレーション中のページアドレ
スである。ページアドレスバッファレジスタ３５及び５
７は、ロードページ命令（ＬＤＰ）の間、ＲＯＭワード
領域から４ビツトコードで送り込まれる。これらのレジ
スタは次に、有効な分岐又は呼び出し命令の実行に基づ
きその内容をページアドレスレジスタ２１及び４２にそ
れぞれ送る。ページアドレスバッファレジスタ３５及び
５７は、ライン１１及び５６を介するＲＯＭ６から又は
ライン３０及び５１を介するページアドレスレジスタ２
１および４２からのいずれかからそれぞれ入力を受けと
る。それらの内容はページアドレスレジスタ２１および
４２に、それぞれライン２９および５０を通じて導入さ
れる。ページサブルーチンレジスタ２３及び４４はペー
ジアドレスレジスタ２１および４２・と協働している。

・それぞれのページサブルーチンレジスタは、実際は、
３段階のサブルーチン記憶性能を有している。ページサ
ブルーチンレジスタ２３及び４４は、ライン６８．３７
と６３．５９をそれぞれ通ってＣＬＡ３４及びＣＬＢ５
５からそれぞれ入力を受は取る。

ＣＬΔとＣＬＢは現時点の号ブルーチンレベルを示して
いる。ページサブルーチンレジスタ２３及び４４の内容
はページアドレスレジスタ２１及び４２とともに呼び出
し命令が良好に実行されている間ライン２１および４３
を介しそれぞれ送りこまれる。有効な回帰命令の実行の
間、ページアドレスレジスタ２１及び４２とページバッ
ファレジスタ３５及び５７には、それぞれページサブル
ーチンレジスタ２３及び４４の内容が送りこまれる。

ページアドレス入力に加えて、ページデコーダ１０もま
たライン１７及び１８を介し、章アドレスレジスタ２６
．４７からそれぞれ章入力を受けとる。章アドレスレジ
スタ２６．４７は、それぞれライン３１．５２を介し章
バッフ７レジスタ３９および６１から別々にその内容を
受は取る。章バッフ？レジスタ３９及び６１は、ライン
３６゜５８をそれぞれ介してページバッファレジスタ３
５及び５７からそれぞれその内容を受けとるか又は、ラ
イン３２．５３を介してそれぞれ章アドレスレジスタ２
６及び４７からその内容を受は取る。

章サブルーチンレジスタ２４および４５はそれぞれ章ア
ドレスレジスタ２６及び４７と協働している。それぞれ
のサブルーチンレジスタは、実際に、３段階のサブルー
チン記憶能力を有している。サブルーチンレジスタ２４
及び４５は、またそれぞれライン６８．３８と６３．６
０を介し、それぞれＣＬＡ３４及びＣＬＢ５５から入力
を受は取っている。呼び出し命令の実行に基づき、章ザ
ブルーチンレジスタ２４及び４５はそれぞれライン２５
及び４６を介し章アドレスレジスタ２６及び４７の内容
を受けとることになる。回帰命令の実行に基づき、章サ
ブルーチンレジスタ２４および４５の内容は、章アドレ
スレジスタ２８．４７及び章バッファレジスタ３９．６
１へ写しとられる。

ページアドレスは、プログラムカウンタ１９又は４０が
作業を進めページ内で分岐が行われている間はそのまま
の状態で残っている。他のページの呼び出し又は分岐に
は、ライン５６を介しレジスタ３５又は５７へ新しいペ
ージアドレスを送りこむ命令、即ちＬＤＰ命令、が必要
になる。

ＲＯＭ６の内容は次にライン１１．７０．７５を通り命
令デコーダ８２に入り、ライン７２，７３．７４を通り
転送される。命令デコーダ８２は、命令を１ｌｔｔｔし
、マイクロブＯセッサシステムの選択された要素を作動
させる制御信号を発生する。

例示命令はニモニック９２及び９３によって示される。

数的情報及びその他の情報は、プリチャージ・キャリー
回路を有したビット並列加算器である二進数加算器１２
５によりシステム内で操作される。

加算器１２５への入力は１１　Ｐ　Ｔ＋及び゛Ｎ″入力
選択装置１１９及び１２０で決定される。“Ｐ″及び“
Ｎ′′入力選択装置はいくつかのソースから４ビット並
列入力を受は取り、これらの入力の中からどの入力をＰ
およびＮ入力線１２３．１２４の加算器に与えるかを選
択する。まず、ＲＡＭ８１からのメモリ読出し又はリコ
ール線８６は、ＰおよびＮ入力の為に選択肢のひとつを
与える。４つのレジスタ、’ＲＡＭ　　Ｙ”レジスタ（
Ａ）１４８と（Ｂ）１４９、累算器（Ａ＞１５０．！：
　（Ｂ）１５１は、加算器出力１３０を受けとる。２つ
の“’ＲＡＭ　　Ｙ”レジスタ１４８及び１４９は、レ
ジスタ循環装置１４５に入力される出力線１４６及び１
４７を有している。このレジスタ循環装置１４５は、Ｐ
入力選択装置１１９へのライン１０７に転送される１つ
を２つのＲＡＭ　　Ｙ”レジスタから選択する。Ｎ選択
装置１２０もまたレジスタ循環装置１５４を介し、ライ
ン１１４から入力ライン１１２へ循環するアキュムレー
タ出力１５２及び１５３を受けとる。アキュムレータ出
力１５２及び１５３の全体はインバτり１１３を通りラ
イン１０３を介しＮ選択装置１２０により受けとられる
。故にＰ加算器人力１２３は、以°下のソースの中から
選択される。即ちライン８６，１０９で接続される情報
メモリ又はＲＡＭ８１、ライン１４６又は１４７及び１
０７を介するＲＡＭＹレジスタ＜Ａ）１４８または（Ｂ
）１４９、ライン９１．１０８で接続される定数又はキ
ーボード、およびＣＫＢ論理からの゛ビット″情報の中
から選択される。Ｎ加算器人力１２４は以下の中から選
択される。即ちライン１１４を通りライン１５２．１５
３を介して送りこまれる累算器（Ａ）１５０又は（Ｂ）
１５１からの出力、ライン１０３インバータ１１３を介
する累算器出力の全体、ライン１１１で接続されるＣＫ
Ｂ出力、およびライン１１０を介するメモリ出力の中か
ら選択される。

ライン１３０を通ってきた加算器１２５からの出力は、
選択回路１４０を通り、ライン１４１を介しＲＡＭ　　
Ｙ　（Ａ）１４８又は（Ｂ）１４９のいずれかに与えら
れ、ライン１４２を介し選択装置１４０を通り累算器（
Ａ）１５０又は（Ｂ）１５１に与えられる。加算器１２
５、その入力選択装置１１９，１２０その地金てのオペ
レーションは、命令デコーダ８２によって制御されてい
る。

その命令デコーダは、ＲＯＭ６からライン７１を介して
送られる命令ワードに応答する。

４ビツトの累算器（Ａ）１５０の出力も出力Ａレジスタ
１６２に与えられ、ライン１６１を介し出力信号を出し
、出力レジスタ（Ａ）１６２の出力はライン１６３を介
し出力プログラム可能論理アレイ１６４へ接続されてい
る。この出力プログラム可能論理アレイは、５ビツトセ
グメント標識を、８本のライン１６５上の使用者指定に
よる８つのうち一つの表示にコード化するだけである。

４ビツトの累算器（Ｂ）１５１の出力は、ライン１６０
を介し出力レジスタ（Ｂ）１５９へ与えられライン１５
６を通り出力ライン１５５に出力される。出力レジスタ
（Ｂ）１５９の第５ビツトは、ライン１５８を通しＳＢ
バッドへ出力される状態情報である。

レジスタ７７はランダム・アクセス・レジスタであり、
ここでは全てのビットは別々に独立して相互排他的にア
ドレス指定される。レジスタ７７内のビットの１つがデ
コーダ７９からアドレス指定される時、出力配列内のデ
コーダ７９の出力によって決定された通り、その時点の
命令ワードからライン７６を通り入力された５ＥＴＲ又
はＲＳ　Ｔ　Ｒの命令に制御され、１″又は“０″のい
ずれかがレジスタ７７のアドレスセルへ入る。

このビットは再び特にアドレス指定され、変更されるま
で決められた状態のまま残る。一方いかなる又、あらゆ
る他のビットは、いかなるオーダによってもアドレス指
定され、セット又はリセットすることができる。（１６
デジツト出力に対し）出力線７８に２１６又は６５．５
３６のコードの組合せを与えることによってレジスタ７
７のビットのいかなる組合せもセットまたセットし直す
ことができるのである。しかしながら、通常ルーチンが
使用され、これにより、ＭＳＤからＬＳＤへの降下オー
ダにおいてレジスタ７７の１６の段階がそれぞれアドレ
ス指定され、走査サイクルを与えている。電諒供給又は
ハードウェアをクリアにする間、レジスタ７７の全ての
ビットは、無条件に“Ｏ”にセットされる。

レジスタ７７と同様に、レジスタ１６２を介する他の入
力は、わざわざ変更されるまで一度入れた内容のまま残
り静止“状態となる。累算器（Ａ）１５０が操作される
間、レジスタ１６２は、ラッチされたまま出力バッフ？
として働く。

Ｙレジスタ（Ａ）１４８及び（Ｂ）１４９への情報ソー
スは以下のとおりである。即ち命令語の一部としてＲＯ
Ｍ６に記憶される４ビツト定数、ライン９０を介し入力
キーボードＡ又はＢからくる命令デコーダ８２への４ビ
ツト定数入力及びＹレジスタ（Ａ）１４８及び（Ｂ）１
４９へ転送される累算器１５０及び１５１の出力である
。

状態論理レジスタ１２６及び１２７は、ライン１２８及
び１２９を通り加算器１２５から送られたＡｔＪＭＳＧ
キャリー出力Ｃ３又は比較ＧＯＭＰ出力を試験する機能
を有し、ライン１３８．１３９に状態発生信号を発生し
、ライン７５を通して送られてくるマルチプレクサによ
って選択されてライン１６６及び１２２に遅延状態信号
を発生する。ライン１７２を通るＢＲＮＣＡＬ人力は、
ＣＡＬＬ／ＢＲ論理回路６７に入力される。次にＣＡＬ
Ｌ／ＢＲ論理回路は信号を発生し、例えばプログラムカ
ウンタ（Ａ）１９又は（Ｂ）４０とサブルーチンレジス
タ（Ａ　）、　３３又は（Ｂ）５４の間で写しとるアド
レスを指定する。故に、状態レジスタ１２６及び１２７
は常に、ＢＲＮＣＡＬ分岐の有効性を設定する為に機能
している。状態発生信号１２８及び１２９は、ライン１
３９及び１３８を通り状態ラッチ１４３及び１４４へそ
れぞれ入力を与える。これらの状態ラッチは次にライン
１６７．１６８を通って２つの出力レジスタ１６９及び
１５９にそれぞれビットを入力する。

制御回路８９はどの情報をいつライン８７を介しＲＡＭ
８１に書きこみ、記憶させるかを決定している。このＲ
ＡＭ１！き込み制御回路８９は、ライン９６を通ってく
る累算器からの入力またはライン９５を通ってくるＣＫ
Ｂ論理からの入力のいずれかを受けとり、この回路はラ
イン８７に出力を与えこれはＲＡＭ８１に送られる。Ｒ
Ａ　Ｍに何を書き込むかの選択は命令語によって実行さ
れている。ＧＫ［３線９５からの定数またはキーボード
情報は、累算器を通った加算器出力とともに書きこみ制
御回路８９を通りＩ（ＡＭｌ、：Ｉき込まれ、さらにＣ
ＫＢ線９線法５書き込み制御回路８９を介しＲＡＭ内に
ビットをセット及びセットし直す為に使用することがで
きる。

情報が書きこまれるＲＡＭページアドレス位置は、ライ
ン９４を介し、ＲＡＭファイルアドレスレジスタ８８へ
つながり故にライン８５に達するライン１０１における
命令語によって決定される。

デコーダ内のＲＡＭ　　Ｙアドレスは当然にライン８３
を通ってくるＲＡＭ　　Ｙレジスタ（Ａ）１４８及び（
Ｂ）１４９の内容及びライン８４を通ってくるＸレジス
タ９９の内容によって選択される。

２組の４キーボード入力２および３は、チップ１内部の
ライン１０４と１５５に表わされている。

マルチプレクサ１０６は、４つの入力１０４又は１５５
のうちどちらをライン９０を介し、制ｔｌｌｌａ理８２
のに入力へ入力するかを決定する。六入力ＫＩＡ、に２
Ａ、に４Ａ、に８Ａはライン１０５゜１１６．１１７お
よび１１８を通りマルチプレクサ１０６へ入力される。

Ｋ８Ａはライン１１５を通り分割器９７に、ライン１１
５を通り使用者指定スイッチ１０２に入力される。分割
器９７はまた、ライン９８を介し、使用者指定スイッチ
に１ビツトを出力する。分割器９７は、分割ダウンカウ
ンタとして使用されている。Ｂ入力に１Ｂ。

Ｋ２Ｓ、に４Ｂ、に８Ｂは、それぞれライン１３１．１
３２，１３３．１３４を通りマルチプレクサ１０６へ入
力される。Ｋ２Ｓは、ライン１３６を通り使用者指定ス
イッチによって入力される。

ライン１３６は、Ｋ２Ｓを直接入力線１３４に送るか又
は、ゼロ検知回路２９９を通し、Ｋ８Ｂパッド信号を入
力する。

いくつかのシステムは３ビツトのみの入力を必要とする
かもしれないが、４ビツト入力をここでは示した。キー
ボード人力は、ＣＫＢ論理８２、ライン９１及び加算器
１２５を通り、累算器（Ａ）１５０及び（Ｂ）１５１へ
入力されることが可能であることが叩解できよう。

岐およびサブルーチン呼び出し 第３Ｃ図はプログラムカウンタ、ページアドレスレジス
タ、ページバッファレジスタ、章アドレスレジスタ、章
バッファレジスタ及び３段階のプログラムサブルーチン
レジスタ、ページサブルーチンレジスタ及び章サブルー
チンレジスタを承りものである。第３Ｃ図における構造
は第３ａおよび第３ｂ図に示された八及びＢの両方の組
のレジスタに関しては、くり返えされる。

もし状態線７５が１″であって次の命令がライン１６９
が１”であることによって示される分岐命令である場合
、ここで、制御回路１７９は、ライン１７１を通してペ
ージアドレスレジスタ２１にライン２９を通してページ
バッファレジスタ３５の内容を送りこむように命令する
。ページバッファレジスタ３５には、もし分岐が長い分
岐であるならば、ＬＤＰ命令を用いて分岐ページアドレ
スを送りこんでおくことができる。長い分岐とは、ペー
ジ及び／又ｔよ、章アドレスの変更が必要な分岐である
。もし分岐に章及びページの変更がある場合、章バッフ
ァレジスタ３９は、ライン１７２を介しＴＰＣ命令がペ
ージアドレスを導入するＬＤＰ命令に加えて使用されロ
ードされる。

ＬＤＰ命令が実行されると、４ビツトのページアドレス
がＲＯＭ６からライン１１及び５６を通り扱はページバ
ッファレジスタ３５に入る。章アドレスが変わる必要の
ある場合、次にＴ　Ｐ　Ｏ命令が実行され、ページバッ
ファレジスタ内のアドレスのうち最下位２ビツトのアド
レスがライン３６を通り章バッファレジスタ３９へ送り
こまれる。実際の分岐命令が実行される時、ライン１６
９は１″であり、もし状態回路７５が゛１”であるなら
、ライン１７１が作動され、ライン２９上のページアド
レス及びライン３１ｈの章アドレスをコピーする。

呼び出しを実行する為、呼び出し線１７０、状態線７５
は両方とも“１″でなくてはならない。

このような状況が起こった時、ＣＬＩ　　３４−１はラ
イン６５を通し“１°゛にセットされ、第１のサブルー
チンレベルが使用中であることを表わす。

ライン１７１が１′°にセットされると、プログラムカ
ウンタ１９に存在する増加されたアドレスはうイン２７
を通り第１のサブルーチンレジスタ３３−１に記憶され
る。サブルーチンアドレスは次にＲＯＭ６からライン１
１および２０を通りプログラムカウンタ１９内に入る。

もしｌｉｌ！ｌ帰命令が実行されると、ＣＬｌ　　３４
−１はライン６５を介しＯ″にセットし直され、第１の
サブルーチンレジスタ３３−１にこの時点で蓄積される
増加されたアドレスは、ライン２８を通りプログラムカ
ウンタ１９内へ移動される。第１のサブルーチンレジス
タがロードされるとき、即ちプロセッサが第１のサブル
ーチンレベルの命令を実行し他のサブルーチン呼出し命
令に会うとぎ、Ｃ１０３４−２はライン６５を介し１″
にセットされプログラバカ１クンタ１９の増加されたア
ドレスは、ライン２７を通り、第２のサブルーチンレジ
スタ３３−２に送りこまれる。新しいサブルーチンアド
レスは次にＲＯＭ６からライン１１及び２０を通ってプ
ログラムカウンタに送りこまれる。第３の呼び出し命令
が発生すると、Ｃ１０３４−３が同様の方法でセットさ
れ、プログラムカウンタ１９内の増加されたアドレスは
、ライン２７を介し第３のサブルーチンレジスタ３３−
３内に記憶される。第４の呼び出し命令が発生すると、
分岐としてとり扱われ、３つのサブルーチンレジスタは
もとのまま維持される。

良い呼び出し、即ち現在のページアドレスからはずれた
サブルーチンを呼びだすこと、及び／又は竜アドレスの
双方とも可能である。もし呼び出しが現在のページアド
レス外でもあった場合以下のシーケンスが起こる。ＬＤ
Ｐ命令の実行のもとで、竜サブルーチンがまずライン１
１及び５６を通りＲＯＭ６からページバッファレジスタ
３５にロードされる。章バッファレジスタ３９が次に、
ＴＰＯ命令の実行においてライン３６を通りベージバッ
ファレジスタ３５からロードされる。

ＬＤＰ命令の実行のもとに、サブルーチンページがＲＯ
Ｍ　６からライン１１及び５６を通りページバッファ３
５にロードされる。呼び出し命令の実行される時、ＣＬ
Ｉ　　３４−１は、ライン６５を通り′１°′にセット
される。ライン１７１および６９−１によって、プログ
ラムカウンタ１９内の増加アドレスはライン２７を通り
第１のサブルーチンレジスタ３３−１に蓄積される。ペ
ージアドレスレジスタ２１内のページアドレスは、ライ
ン２２を通り第１のページサブルーチンレジスタ２３−
１に蓄積され、章アドレスレジスタ２６内の章アドレス
は、ライン２５を通り第１の章サブルーチンレジスタ２
４−１に蓄積される。サブルーチンアドレスは、ライン
１１及び２０を通りＲＯＭ６からプログラムカウンタ１
９にロードされる。サブルーチンページは、ライン２９
を通りページバッフ７レジスタ３５からページアドレス
レジスタ２１にロードされる。ナブル−チンの章は、ラ
イン３１を通り章バッファレジスタ３９から章アドレス
レジスタ２６ヘロードされる。更に良い呼び出し命令が
実行される場合、いずれの呼び出しもＬＤＰおよびＴＰ
Ｏ命令で実行される。

必要な場合には、Ｃ１０３４−２がセットされ第２のサ
ブルーチンレベルがロードされたことを示すようにする
ことも、また、Ｃ１０３４−３がセットされ、第３のサ
ブルーチンレベルがロードされたことを示すようにして
もよい。残るプログラムカウンタサブル−チンレジスタ
３３−２及び３３−３とページサブルーチンレジスタ２
３−２及び２３−３と章サブルーチンレジスタ２４−２
及び２４−３は前述と同様の方法でロードされる。回帰
命令が実行される時、１”である最高レベルＣＬラッチ
は、ライン６５を介し“０″にゼットされる。対応する
プログラムカウンタサブルーチンレジスタ３３はライン
２８を通りプログラムカウンタ１９にロードされる。対
応するページサブルーチンレジスタ２３の内容がライン
２２を通りページアドレスレジスタ２１に、さらにライ
ン３０を通りページバッファレジスタ３５にロードされ
る。これに対応する章サブルーチンレジスタ２４の内容
がライン２５を通って章アドレスレジスタ２６にロード
され、ライン３２を通って章バッファレジスタ３９にロ
ードされる。それぞれの連続する回帰命令は同様の方法
で実、行される。

全てのＣＬクラッチ３が“０”にセットされてしまうと
、いかなる追加の回帰命令が発生しても操作がないもの
として扱われる。

システム・タイミング 第３ｄ図は、第３ａ及び第３ｂ図に示すマイクロプロセ
ッサシステムの為のシステム・タイミングを示している
。これらのブＤセッサは、外部の発振器と同調させて操
作することもあるが、お互いにはずれた位相で操作され
る。本構造の為のタイミングは、機械サイクルごとに２
つのマイクロ命令として示すことができる。この機械サ
イクルにおいて、それぞれのマイクロ命令は、それぞれ
独特なマイクロ命令の組を発生する。φ６までの全ての
タイミング信号は、システムの回路に入力される発振器
から派生したものである。φ１は発振器のちょうど２サ
イクルの間低い値を示し、４サイクルの間高くなる。φ
２は２サイクルの問低く４ザイクルの間、高くなり、ち
ょうど発振器の１サイクル分φ１とずれている。φ３は
３サイクルの間高く次の３サイクルは低い。φ４は１サ
イクル低く次の２サイクルは高い。φ５はφ４からちょ
うど発振器の１サイクル分ずれていて１サイクル低かっ
たあと、２サイクル高い。同様に、φ６はφ５からちょ
うど発振器の１サイクル分ずれていて１サイクル低く次
に２サイクル高い。φ１とφ２はＣＰＵ　（△）及びＣ
ＰＵ　（１３）の双方の為にＲＯＭｅ内のメモリから命
令を取り出すのに使用される。例えば、φ１が低い状態
である第１のザイクルの間、この期間はＣＰＬＪ　（Ａ
＞の最初の命令をとり出すのに使われる。同様にして、
φ２の第１の低い期間であるこの時間は、ＣＰＵ（Ｂ）
の為の最初の命令を取り出すのに使われ、φ２が低くな
っている間ＣＰｔＪ　（Ａ）の命令ワードが実行されて
いる。ＣＰＬＩ　（Ａ）の命令の実行は、ＣＰＵ　（Ｂ
）の命令が取り出される時間と同時に行われることに注
目されよう。同様に、φ１が低くなると、ＣＰｔＪ　（
Ｂ）の命令が実行され同時にＣＰｔＪ　（Ａ）の次の命
令が取り出される。これによってプロセッサＲＯＭと演
算ユニットの両方を同時に使用でき、１）命令の実行及
び２）命令の取出しを同時に行うことができる。故に、
ＲＯＭは命令の実行を持つ必要がなく、演算ユニットの
ような命令を実行する論理回路がＲＯＭから命令を取り
出すのを持つこともないので、プロ廿ツサシステムを効
率的に使うことができる。

φ３は、回路を通る多重情報に使用される。通常φ３が
低い時、ＣＰＵ　（Ａ）の入力は、回路に入力される。

同様にφ３が高い時、ＣＰｔＪ　（Ｂ）への入力は入力
線に導入される。φ４．５．６は、レシオレス回路をプ
リチャージしたり、条件的にディスチャージしたり検査
したり、更に全デ１アル目的論理回路ＲＡＭ、ＡＩＪを
クロック同期させるのに使われる。演算ユニット１２５
及びＲＯＭ６は、それらの部分の説明の時に述べる。

加算器入力選択 第４Ａ図に示される様に、加算器入力選択１１９及び１
２０は、加算器の１ビツトごとにそれぞれ多重ＯＲ／Ｎ
ＡＮＤゲート２０Ｃ１び２０１から成る多重ゲート配列
１２０−１．１１９−１ｅｔｃ、の２つの組を有してい
る。ゲート２０１はどの情報入力線が作動されるかを決
定する１５Ｎ。

ＣＫＮ、ＭＴＮ、ＡＴＮ及びＮＡＴＮで参照される命令
デコーダ８２からの５つの入力を受けとる。

ＡＴＮはゲート１２０を作動させ、累算器１５０又は１
５１からの出力を入力させる。ＮＡＴＮは、累算器１５
０又は１５１の全体の入力を制御する線である。ＭＴＮ
はＲＡＭ８１からの人力、即ちＭＥＭを制御する線であ
る。ＣＫＮは、定数及びに入力論理８２から受けとった
定数人力ＣＫＢを制御Ｉする線である。選択器１１９が
これらの制御線及び多重ゲート２００への３つの情報入
力線とともに図示されている。ＭＴＰはＲＡＭ８１から
の入力、ＭＥＭの制御信号である。ＣＫＰは、定数及び
に入力論理８２からの入力の制御線である。

ＹＴＰはＹレジスタ１４８又は１４９の入力の制御線で
ある。

加咋駕 第４Ａ図に詳しく示されるように、二進数加算器１２５
は、４つの並列加算ステージ１２５−１゜１２５−２．
１２５−４．１２５−８の組から成っている。これらの
４つのステージは全て基５本的には同一である。ＭＳＢ
ステージ１２５−８を考えると、それぞれの加算ステー
ジは第１の多重ゲート２０４と第２の多重ゲート２０５
及び桁上げ出力２０６から成っている。多重ゲート２０
４はφ５でクロックされる時、入力選択器１２０及び１
１９からの２つの人力１２０−８，１１９−８を受けと
り、Ｉ！Ｊ１３０−８に出力を発生する。こｈ）；ｔｌ
　１９−８．１２０−８の入力に対しＯＲ，＝同じ機能
を有するものである。最初に予めライン２０６をφ５の
時゛０°′又はＶｄｄとなるようブリチャージし次に、
ゲート２１１の出力に依存して、φ５がＶｓｓになる時
条件的に放電することによって、キャリー出力はライン
２０６上に作られる。

人力１１９−８，１２０−８の両方が“１″であるとき
、キャリー信号を起こす発生条件の１つが充たされると
、ゲート２１１が出力され、φ５が高くなった後、装置
２０９が導電性を有し、ライン２０６を放電しＶＳＳま
たは１”にする。入力１１９−８．１２０−８が両方と
も１″である場合、又はそれらのいずれかが“１”であ
り且つライン２０７の１キヤリーインコが１”である場
合、又は両人力１１９−８．１２０−８が共に１１１　
ＩＴで且つライン２０７の「キャリーイン」も１１１１
１である場合には、ライン２０６にキャリー信号が作ら
れる。この他の全ての場合において、ライン２０６はφ
５が終了した後は０”又はＶｄｄのままになる。ライン
２０７上の信号「キャリーイン」は、前のステージ１２
５−４から送られてくる。これは１つ前のステージ及び
その１つ前のステージから次々にきたものである。［キ
ャリーイン」信号は、命令デコーダ８２によっても発生
される。「キャリーアウト」線２０６は、２つの状態回
路１２６又は１２７へ接続されている。

加算器１２５は、比較出力をライン２１０に発生する比
較機能を有している。加算器１２５は、状態回路１２６
．１２７へも接続されている。導電性を有する２つの装
置２１２のいずれを使ってもライン２１０はφ５でＶｄ
ｄに充電され、次に、多重ゲート２０４の出力２１４に
より作動される装置２１２のいづれを使ってもライン２
１０はφ５で条件的に放電される。１１９−８．１２０
−８における多重ゲート２０４への入力が同じでない場
合には、ライン２１４がＶｄｄになり、このような場合
に条件的放電が起こる。ここで入力１２０−８が全て人
力１１９−８と同じである場合、ライン２１０はＯ″に
なり、それ以外では１″になる。

加算ステージ１２５−１，１２５−２．１２５−４．１
２５−８からの出力は、ライン１３０であり、その１つ
がライン１３０−８であって多重ゲート２０５の出力で
ある。多重ゲート２０５は、ライン２１４から入力とラ
イン２０６上にそのビットの「キャリーイン」信号を受
けとる。多重ゲート２０５は、ライン２１４上の出力と
均等な機能を発生する。φ５の間、これらの出力１３０
はキャリー回路がプリチャージ中なので、有効ではない
。φ５が終了するまでキャリーは有効ではないので、出
力１３０は有効でない。加ｎＲ出力１３０は第５図で示
される演算コニット選択鼎１４０への入力である。

第４Ｂ図は、ＣＰｔＪ　（Ａ＞の為の演算論理ユニット
のタイミングを示す。ＣＰＵ　（１３）の論理ユニット
のオペレーションは、ＣＰＵ　（Ａ）においては、φ２
が低い状−態で、ＣＰＵ　（Ｂ）においては、φ１が低
いことを除いては、ＣＰＬＪ’（Ａ）のオペレージ−］
ンと全く同一である。ＣＰＬＪ　（Ａ）の為の演痺論理
ユニットのオペレーションは、φ１が高い間に開始され
完了する。マイクロ制御はφ６が低い間７０１プリヂャ
ージされ、初１９１条件が設定される。これと同時に、
キャリー及び比較論理をプリチャージする時間７０２の
設定にφ５が使われる。７０６で示されるように、φ６
が高く、φ２とφ４が低くなる時、Ｃ８及びＮＥマイク
ロ制御は、「キャリーアウト」線２０６を調べてライン
２１０を比較する。φ２の低くなる時７ｏ３において、
発生されたステータスは状態回路及び状態ラッチＡへ接
続される。このオペレージクンは、φ２が低い部分で時
間設定される。これと同じ時間的スロットであるφ６が
高い時間において、マイクロ制御は有効となり、演算オ
ペレーションが始まる。次の時間的スロットは、φ５が
低くなる時７０５及びφ４が高くなる時によって規定さ
れる。φ５が低い間、加算器は、情報マルチプレクサか
ら孤立して、キャリー及び比較回路が値を決定する。こ
机らの結果は、作業用レジスタ又はＲＡＭ８１に書き込
まれる。φ５が低い時間７０５の間、ステータスが発生
され演算のオペレーションが完了する。

木蓮器及びＲＡＭ　　Ｙレジスタ 第５図は、演算ユニット選択１４０の４つの部分及ｃｙ
累ｉ器１５０．１５１．！：Ｙレジスタ１４８゜１４９
を示している。演算ユニット選択回路が部分１４０−１
，１４０−２．１４０−４，１４０−８内に示されてい
る。この部分に含まれる実際の回路は、ここでは１４０
−８に示されていて、その他の部分１４０−１等に含ま
れる回路も同様である。部分１４０−８において、ライ
ン１３０８に接続する演算コニットからの出力は、装置
２１５及び２１６によってＹレジスタ又は累Ｉｓのいず
れかに選択的に接続される。装置２１５はゲート２１　
ａ　座ら信号ＡｔＪＴＯＡを受けとる。装置２１６はゲ
ート２１７から信号Ａ　Ｕ　Ｔ　ＯＹを受けとる。両ゲ
ート２１７及び２１８は、φ５といっしょに命令デコー
ダ８２から信号ＡｔＪＴＯＹ及びＡＵＴＯＡを受けとる
ので、ＡｔＪＴＯＡ又はＡ　Ｕ　Ｔ　ＯＹのいずれかが
−Ｖｄｄである為にはφ５が−ＶＳＳでなくてはならな
い。故に、累算器１５０．１５１又はＹレジスタ１４８
．１４９は、φ５の間だけロードされ得る。

ＲＡＭ　　Ｙレジスタ１４８．１４９は、実際には４つ
のインバータから成る１つのルー１２１９を有する１つ
の回路である。ＣＰＵ　（Ａ）への情報およびＣＰＵ　
（Ｂ）への情報はループ２１９に含まれる。装置２１６
が導通すると、加算器１２５からの情報は、レジスタ１
４８のインバータ２２１ヘライン１３０によって伝えら
れる。ＲＡＭレジスタＹループ２１９のオペレーション
は、第２Ａ図に示されるものと同様である。φ６が発生
し、２２２内で変換された情報はインバータ２２２に転
送される。φ４が発生すると、２２１内の情報は変換さ
れ１４９−８のループのＦ部分に存在するインバータ２
２３内に蓄積される。実際には、１４９−８及び１４８
−８の内容は、クロック周期のタイミングに従ってＣＰ
Ｕ　（Ａ）又はＣＰＵ　（Ｂ）のいずれかの内容となる
。累算器１５０．１５１のオペレーションは、加算器１
２５からの情報を受けとり第１にその情報をインバータ
２２４にロードし、φ６が発生した場合この情報をイン
バータ２２５に転送する４つのインバータからなる１つ
のループ２２０が存在するという点において同様である
。ＲＡＭ　　Ｙ１４８又は１４９の出力は、ライン２２
８上のインバータ２２３から、またはライン２２７上の
インバータ２２１から受けとられる。同様に、累算器１
５０．１５１の出力は、ライン２２９上のインバータ２
２４から又はライン２３０上のインバータ２３１から受
は取られる。

状態回路 第６図は、状態回路を示している。多重ゲート２３２は
、演算ユニット１２５からの比較線２１０、命令デコー
ダ８２からの不等（ｎｏｔ−ｅｑｕａｌ　）制御線であ
るＮＥ、加算器１２５からのキャリー出力であるライン
２０６及び命令デコーダ８２からのキャリー制ｍｔ線で
あるＣ８の以上４つの入力を受けとっている。比較線が
ステータスに接続される場合、ＮＥは高くセットされ、
故に、ライン２１０は、ライン２３９に転送される。キ
ャリーピットが転送されると、Ｃ８は高くなり、ライン
２０６は２３９へ転送される。状態回路１２７は、φ１
およびφ２の両方にり狙ツク周期され、ＮＯＲゲート２
４０を通りライン２３９から信号を受けとる。同様に状
態回路１２６は、まずφ２によって次にφ１によってク
ロック周期されるＮＯＲゲート２４１を通りライン２３
９からの入力を受けとる。上記の２つの回路１２６．１
２７からの出力はφ３によってクロック周期され、状態
線ＳＴとして知られる一つの出力に集まる。ゲート２４
０及び２４１は、ともに初期化回路からの入力を受けと
る。状態ラッチ１４３および１４４は、ゲート２３３及
び２３４を通り装置２３７及び２３８を通ってライン２
３９の入力によってセットされる。ＣＰｔＪ　（Ａ）の
状態ラッチがセットされと、命令線セット状ｉ　ｓ−ｒ
が高くなり、φ１が高くなるとゲート２３４が装置２３
７を作動させライン２３９上の情報を状態ラッチ１４３
に転送することが可能になる。同様に、“’ＳＴ”線が
高くφ２が高い時、ゲート２３３は、装置２３８を作動
させ、ライン２３９上の情報の状態ラッチ１４４への転
送を可能にする。状態ラッチ１４３は、φ２によってリ
フレッシュされ、状態うッチ１４４は、φ１によってリ
フレッシュされる。

状態ラッチ１４３は、ライン２３５から出力され、状態
ラッチ１４４はライン２３６から出力される。

制御キーボードビット論理 命令デコーダブロック８２のＣＫＢ論理部分は、第７図
に示される。これは４つの同一の多重ゲート２４０−１
，２４０−２．２４０−４、及び２４０−８から成って
いて、これらのゲートは、ライン９１上にＣＫＢｌから
ＣＫＢ８までの出力を発生している。ＣＫＢ出力９１は
説明した加算器入力選択器１１９及び１２０と、ＲＡＭ
書き込み制御８９に接続される。多重ゲート２４２−１
から２４２−８はそれぞれ、３つの分離するゲート配列
２４５．２４４及び２４３を有している。これらｔよそ
れぞれある条件の６とに、ライン７２上にその時与えら
れる命令ワードに応じてＣＫＢ出力を発生する。ゲート
配列２４３はＲＯ，Ｒ１゜１＜７を受けとりＡＮＤゲー
トへ送る。Ｒ４が多重ゲート２４２−１においてはＲ７
に取って代り、２４２−２では［で５が、２４２−４で
はＲ６が取って代る。このゲート配列の目的は、命令コ
ード０１ｘｘｘｘｘが実行される時にそれぞれＲ４゜Ｒ
５，Ｒ６，Ｒ７をＣＫＢｌからＣＫＢ８にそれぞれ置く
ことである。ゲート配列２４４は、ライン４０からＲＯ
，Ｒ１，Ｒ２，Ｒ３，Ｒ４を受けとり、入力キーボード
マルチプレクサ１０６からに８を受は取る。この配列の
目的は、命令語０Ｏ００１×××が実行される時にライ
ン９０を通ってきたキーボード入力をライン９１に出力
することである。ゲート配列２４５はＲＡＭ８１内のビ
ットをセットしたりセットしなおしたりする機能を有し
、ライン７２からＲＯ，Ｒ１，Ｒ２及びＲ３を受けとり
、ＡＮＤゲートへ入力する。改に、この部分は命令語０
０１１　ＸＸＸＸに応答し、ゲートの残りの部分がＲ６
又はＲ６、Ｒ７又はＲ７のいずれかに応じ、その結果４
つのゲート２４２１から２４２−８の１つのみが“１”
のＣＫＢ出力を発生する。これによってビットオペレー
ションの為、４つのビットのうちの１．つが選択される
。ＣＫＢ論理２４２のオーバオール機能は故に３層構造
である。第１に命令コードにおいて、Ｒ５からＲ８まで
のフィールドに現われる４ビツトの・定数はライン９１
に与えられる。第２に、ライン９ｏ上のキーボード又は
外部入力がライン９１に与えられる。第３に、４本のラ
イン７２のうちの１本が、ＲＡＭ８１内の４ビツトのデ
ジットの１つをアドレス指定する為に選択される。これ
らの機能は全てライン７１ヒにその時与えられる命令ワ
ードによって制御されている。

命令デコーダ 第８ａ図及び第８ｂ図は、ブロック８２の命令デコーダ
（１ｎｓｔｒｌＪｃｔｉｏｎ　ｄｅｃｏｄｅｒ　）部分
を示し固定命令及び命令ＰＬＡの両方を含む。第８ａ図
を参照すると、ライン７３は、真及びその補数の型のＲ
ＯＭ６からの８本のラインから成っていて命令デコーダ
８２に人力されている。これらのラインは、ライン２５
０に変換されている。２５０の中の選択されたラインの
作動は、装は２４８に従いφ６において有効である。ゲ
ート２４７のパターンはＰ型拡散ライン２５０およびそ
れらの間に挿入されたＰ型拡散うインＶｓｓ（図示せず
）に接続される円で表わされた薄い酸化物領域であって
、故にそれぞれの円においてＭＯＳトランジスタを形成
している。それぞれのライン２４９は、もしライン２４
９と交わるライン２５０のいずれが、その上に円又はゲ
ートを有していてＶｄｄによって作動される時、”Ｖｓ
ｓ”又は“１”の出力を発生ずる機能を右する。さらな
ければライン２４９はφ６の期間の間はＶｄｄである。

命令バス７３（情報及びその補数）が有効で、ＰＬΔの
マクロ命令の部分において、ゲート２４７ようなゲート
の１つが作動されるような場合には、マクロ命令線２５
０の特定の１つのラインが論理ゼロのままで残るか、Ｖ
ｄｄに充電され、それぞれのマクロ命令が実行される。

多くの場合、ゲート２４７のようなゲートの少くとも１
つは、作動され、これにより、大部分のマクロ命令線２
５０に放電路が与えられる。これらのラインは論理＋１
１　Ｉ＋を示す。マクロ線２５０のうち１本は、充電さ
れたまま残り、それぞれのマクロ命令が実行される。第
８ｂ図は、７つの命令を作る命令デコーダの他の部分を
示している。５８１Ｔ、ｌ犬Ｂ　Ｉ−ｒ、Ｒ８ＴＲはＲ
ＯＭ６からのそれぞれのライン７３が作動された時及び
φ５が高い時に全て作動される。Ｔ　Ｏｆ）△はＪＡＭ
Ｐａ７１２は出力パッド１６５から７３を通り命令線７
１に命令を入力する為のテストモードで使われる。これ
によって使用者は別のメモリからの命令を実行させるこ
とができる。

ＯＵＴＲＯＭ線もＲＯＭ６の内容を出力パッド１６５に
ロードするテストモードで使用される。これによって使
用者はＲＯＭ６の内容を調べることができる。

残る命令は、第９図に示される論理によって作り出され
る。しＤＸはφ４が高い時に発生され、第９ａ図に示さ
れる命令００１０１ｘｘｘである。

呼び出し命令は、第９ｂに示されるように、１１ｘｘｘ
ｘｘｘ命令によって発生される。禁止線もシステム試験
中に、呼び出し信号が作動されることに制限を与えてい
る。第９Ｃ図は、ＴＰＯ命令を示している。ＴＰＯ命令
は、００００１０１１という１つの命令があり先に述べ
た禁止命令がない時に発生される。ＬＤＰは第９ｄ図が
示すように、０００１であって禁止命令のない時に作動
される。第９ｅ図は、回帰信号の発生を示している。

回帰信号は、回帰バーの補数であり、禁止命令がなく１
１１１０００命令である時発生される。

Ｂ　ＲＮ　ＣＡ　Ｌ信号は、状態線が高く、禁止線が高
い１０××××××命令により第９ｆ図に示される論理
によって発生される。禁止線は、テストモード中で使わ
れ、先に述べた様にＲＯＭ　６のダウンロードの間分岐
したり、サブルーチンを呼び出したり又はサブルーチン
から回帰したりすることを防ぐために使われる。

入力 第３Ａ図を参照すると、ＣＰｔＪ　（Ａ）キーボード人
力１０４及びＣＰＵ　（Ｂ）キーボード人力１５５は、
多重プロセッサへの入力情報を与えている。第１０図は
ＣＰＵ　（Ａ）キーボード論理１０４の拡大図である。

ＣＰＩＪ　（Ａ＞キーボード論理は、４つの同様の入力
ブロック１０４−１，１０４−２．１０４−４．１０４
−８から成っている。

ここでブロック１０４−１を参考してみると、ＣＰＬＪ
　（Ａ）キーボード入力の最下位ビットＫＡ１は、パッ
ド２９１−１の入力に接続され、入力信号の波形整形用
のシュミット・トリガー３０５と、ライン１１８に情報
を与える為結合された回路３０６とを含むブロック１０
４−１に入る。同様にして入力パッド２９１−２，２９
１−４．２９１−８はライン１１７，１１６．１１５に
それぞれ入力情報を与えている。ライン１１５はスイッ
チ１０２の中に接続され、ライン１００にも情報を与え
ている。スイッチ１０２は使用者がプログラム可能で図
の様に、使用者がパッド２９１８から直接にきた情報を
入力すること又は、図示した様にパッド２９１−８で得
た情報をライン１００を介しデバイダに送りライン９８
を介しデバイダから送られた出力をスイッチ１０２で受
けとりデバイダを用いることのいずれかを可能とする。

ライン１０５は、このスイッチの出力であって、この入
力情報を、多重プロセッサユニットへ与えている。

ここで第１１図を参照すると、デバイダ９７が示されて
いる。デバイダへの入力は、入力パッド２９１−８で発
生し、先に述べたライン１００によって送られる。出力
デバイダは、フリップフロップ２９１，２９２，２９４
，２９５．２９６から作られた筒車なデバイダ回路であ
る。このデバイダは、２による分割又は１０による分割
又は２０による分割の信号を出力９８に送っている。さ
らに初期条件を設定する間、デバイダ９７をＯにセット
し直し、テストの間デバイダ９７のバイパスとなるライ
ン２８９も接続される。

次に第１２図を参照すると、ＣＰＵ　（Ｂ）キーボード
人力１５５が状態ビット出力ブロックとともに示されて
いる。ＣＰＵ　（８）キーボード入力は、第１２図に、
４つの構成ブロック１５５−１゜１５５−２．１５５−
４．１５５−８として示されている。ブロック１５５−
１．１５５−２及び１５５−４は互に類似している。ブ
ロック１５５−４は、キーボード入力パッド３０８−４
から入力信号を受けとり、その人力（ム号をシュミット
トリガ−回路３０９を通りライン１３３に転送する。

この多重ブ０セッサの特別な設計上の特徴は、ＣＰＵ（
Ｂ）へのキーボード入力を、出力としても使用可能にし
た点である。パッド３０８−１から３０８−８が入力に
使われるか出力に使われるかの決定は、命令ＴＤＯ及び
ＩＯＣを使用するプログラム制御のちとに行われる。１
−ＤＯが入力／出力ブロック１５５−１から１５５−８
を出力モードにＩａ制的にするので、出力情報は、パッ
ド３０８−１から３０８−８に出力される。出力状態に
おいて、ブロック１５５−１から１５５−８は、第３ａ
図が示すようにライン１５６上の情報を受けとる、第１
２図にもどってライン１５６−１゜１５６−２．１５６
−４，１５６−８は、それぞれ、ブロック１５５−１か
ら１５５−８への入力として示されている。次にブロッ
ク１５５−４を参照すると、ＣＰＵ出力レジスタ１５９
（第３ａ図参照）からのこの入力は、ライン１５６−４
を介しゲート３１０に、制御線２９７−４と共に入力さ
れる。この制ｔＩＩ線２９７−４は、第１３図に示され
るスイッチから始まっている。この信号は、信号がハイ
である時にブロック１５５−４にスイッチを入れ、ライ
ン１５６−４にパッド３０８−４を通しビット情報を出
力させる。ブロック１５５−４はまた初期化信号である
人力３００−４を受けとりこのブロックの内容をゼロに
する。ブロック１５５−８は、使用者にもう１つの選択
の余地を残している。この選択とは、ブロック２９９内
に含まれた原点交差検知回路のことである。使用者は、
パッド３０８−８から直接くる入力と、この原点交差検
知回路からくる入力のいずれかを選択することができる
。この原点交差検知機能は使用者が、６０Ｈ２Ｉ力信号
をシステムタイミングの基礎とすることを可能にする。

使用者は、プログラムスイッチ１３５のいずれかを選択
しパッド３０８−８からの入力と、原点交差検知回路か
らの入力のいずれかを選択する。選択された信号はいず
れも次にシュミットトリガ−回路３１１を通りライン１
３４へ転送される。ブロック１５５−８内の残る回路は
ブロック１５５−４で説明されたものである。

ブ［Ｉツク１５７は２つの目的に使用される。通常の状
態における第１の目的は、出力レジスタ１５９からの状
態ラッチ情報を接続することである。

この情報は、ライン１５８から与えられ、ライン２９８
上でゲート３１２において開開入力される。

ライン２９８は、第１８図に示すスイッチング回路から
の出力コマンドを有している。テストモードの間、ライ
ン３１６がアクティブな場合φ１がＳＢバッド３０７に
出力される。ライン３１５がアクティブで故にライン３
１６がアクティブでない場合、ステータスＳＴはＳＢパ
ッド３０７に出力される。テストモードの間、ライン３
１６又はライン３１５のいずれかのラインがＣＰＵＢの
状態情報を含むライン１５８及びテスト中のＣＰＵ（Ａ
）、ＣＰＵ　（Ｂ）の両方の状態を含む代用線３１４を
、移動させる。ライン３１３は初期化線であって、初期
条件を設定する間、ブロック１５７の内容をゼロにする
。

第１３図は、キーボード入力論理１５５をＣＰＵ　（Ｂ
）への出力論理に変える為に使われるスイッチを示して
いる。この回路は、ＴＤＯ命令が実行される時に、アク
ティブになるライン３２０上の入力信号を受けとる。こ
の信号が、キーボード回路１５５を出力モードにするよ
うにスイッチをかえさせる。第１３図の回路も入力３２
１を受けとっている。入力３２１は、ＩＯＣ命令が実行
される時に、アクティブになる信号である。この命令に
よって、入力から出力または出力から入力への切り換え
が行われる。このスイッチの出力はライン２９７で転送
される。ライン３２３は、初期条件の設定の為に与えら
れており、回路を入力モードにする。

第１４図は、第３ａ図に於るマルチブレクス（予信）回
路１０６が示されている。萌に述べたＣＰＵ　（Ａ）キ
ーボード入力回路１０４からきたライン１１８，１１７
，１１８，１０５及びＣＰＵ　（Ｂ）キーボード入力回
路１５５からのライン１３１，１３２，１３３．１３４
を受４プている。タイミング信号φ３は、φ３がロウの
時及びφ３がハイの時にＣＰＵ　（Ａ）キーボード入力
回路１０４からの入力を選択し、インバータ３１９は、
ＣＰｔＪ　（Ｂ）回路１５５からの入力を選択する。選
択されたラインは、ライン９０−１．９０−２．９０−
４．９０−８を通し出力される。

■ 第１５図は、２つの出力レジスタ１６２及び１５９を示
している。出力レジスタ１６２は、ＣＰＵ　（Ａ＞への
出力を有し、出力レジスタ１５９は、ＣＰＬＪ　（Ｂ）
への出力を有している。

ＣＰＬＪ　（Ａ）及びＣＰＵ　（Ｂ）の両方の状態ラッ
チ情報の為のバッファも含まれている。ＣＰＵ（Ａ）の
為のバッファは１６２−１．１６２−２゜１６２−４，
１６２−８，１６２のＳで表示される５つの区域に分け
ることができる。区域１６２−１から１６２−８は、Ｃ
ＰＵ　（Ａ）のモードにおいて第３ａ図におけるライン
１６１に相当するライン３２６を通る累算器の出力専用
である。区域１６２−３は、ＣＰＵ　（Ａ）の状態ラッ
チ情報を転送する。区域１６２−１において累算器のビ
ットはクロック周期装置３３５を通ったラインのグルー
プ３２６からの入力である。装置！３３５は、ＣＰＵ　
（Ａ）で丁Ｄｏ命令が実行される時にアクティブとなる
。このラインは、ライン３２７が１″である時にゲート
３３６にクロック同期されて送りこまれる。ＣＰＵ　（
Ａ）が初期条件を設定され、出力バッフ？１６２がゼロ
にされる時、ライン３２７がアクティブとなる。累算器
情報入力は、φ１がアクティブになると、累算器の情報
入力が装Ｍ３３７を通りクロック同期されてロードされ
、２本のライン１６３−１の上側のラインが出力となる
。１６２の残る４つの区域も同様な状態で動作する。区
域１６２−２はラインの対１６３−２上に第２の累算器
ラインを転送する。区１ｉｉ！１６２−４は、第４の累
算器ラインを、ベアのライン１６３−４に転送している
。区域１６２−８は累算器からの第８のラインをベアの
ライン１６３−８に転送している。区域１６２−８はＣ
ＰＬＩ　（Ａ）の状態ラッチ情報をベアのライン３３４
に転１送している。第１５図に示すブロック１６２の隣
りは、ＣＰＵ　（Ｂ）の出力バッファを含むブロック１
５９である。ＣＰＵ　（Ｂ）の出力バッファ１５９は、
５個の区域に分けることができる。第１の区域１５９−
１は５個の区分全てに代表的なものであり、累算器から
の入力を受けとっている。区１１１５９−１は、ライン
のグループ３２６の中の第１の累算器ラインから入力を
受けとっている。このラインは、ＣＰｔＪ　（［３）で
ＴＤＯ命令が実行される時に装置ａ３３８を通って送ら
れてくる。この情報はざらにφ２がロウの時に装置３３
９を通りゲート入力される。ゲート３２５はこの累算器
ライン並びに、ＣＰＵ　（Ｂ）に初期化される時アクテ
ィブになる。ライン３２８に接続されている。ゲート３
２５がアクティブでなくなると、ＣＰＬＪ（Ｂ、）の出
力はゼロになる。出力バッフ７１５９の他の５個の区域
におけるオペレーションは同様に行われる。特に、区域
１５９−８は１５９−１における累算器情報の出力と同
様な方法でライン３３１から得たＣＰＩＪ　（１３）の
状態ラッチ情報をライン３３３に出力する。ライン１５
６−１から１５６−８はそれぞれＣＰＵ　（Ｂ）キーボ
ードブロック１５５−１から１５５−８への出力である
。ライン３３３上の状態ラッチ情報出力は、状態バッド
５Ｂ１５７に転送される。

第１６図は、出力プログラム論理配列１６４を示してい
る。出力プログラム論理配列は、３２項目セグメント装
置であって、使用者によってプログラム可能でライン３
４０にお【プるφ２がロウの時にライン３４１に８つの
出力を与える。ライン３４２は、ＲＯＭの内容が出力パ
ッド１６５までダウンロードされるテストモードの間、
及び出力パッド１６５をランダム論理入力に変換するラ
ンダム論理テストの間、出力ＰＬＡが接続されないよう
にしている。

第１７図は、８つのＣＰＬＪ　（Ａ）出力ボート１６５
の２つを示す。出力パッド１６５−７は、３つの入力信
号３４１−７，３４４．３４３を受けとる。３つの入力
は全てゲート３４７に接続され、ライン３４４によって
システムがテストモードになっていない場合、又は、ラ
イン３４３によってシステムが初期条件設定動作になっ
ていない場合に、ライン３４１−７上の信号が出力可能
にする。

ライン３４３が初期条件設定動作中でかつアクティブで
ある時、装置３５０を介してくる出力もゼロにする。出
力パッド１６５はテストの間特別な機能を有している。

あるテストの間、これらのパッドはＲＯＭ６をダウンロ
ードする出力ボートとして使用される。第２のテストの
あるモードにおいてパッドは、命令バノを通り命令をロ
ードするのに使用される。第２のテストの第１の部分が
実行される時、ライン３４４はアクティブになり、先に
述べたゲート３４７によって区域１６５−７にくる出力
をすべて入力できなくし、パッド３４６からの情報をラ
イン３４９を通りライン３４８を通って装置３５１によ
って制御されてライン３４１−７へ入力することを可能
にしている。１６５における他の区域も同様にして操作
される。この第２のテストの第２の部分の間は、出力パ
ッド１６５が出力モードにもどる。

プログラムカウンタ 第１８図は、第３ｂ図に示されるプログラムカウンタを
示している。プログラムカウンタ１９がＣＰＬＪ　（Ａ
）の為のプログラムカウンタを含み、プログラムカウン
タ４０がＣＰＵ　（Ｂ）の為のプログラムカウンタを含
んでいる点を除くと、プログラムカウンタ１９とプログ
ラムカウンタ４０とは同一である。更に、プログラムカ
ウンタ１９におけるφ１信号は、ブ［１グラムカウンタ
４ｏにおけるφ２である。一方、内部的構成は同じであ
る。

故にここではプログラムカウンタ１９のみ示され且つ説
明される。第１８図は、サブルーチンレジスタ３３及び
そのレジスタとプログラムカウンタ１９との関係も示し
ている。サブルーチンレジスタ３３は、３つの区１ｉ１
３３−１．３３−２．３３−３に分けられていることを
覚えておかなくてはならない。区域３３−１は、サブル
ーチンの実行される間プログラムカウンタを蓄積するＲ
ＡＭセル３７６を含む。区域３８−２及び３３−３も同
様な構造である。プログラムカウンタ及びサブルーチン
レジスタの両方は、プログラムカウンタ１９からの６ビ
ツトの情報を表わす６つの縦に並んだ区域に分けられて
いることに注意しなくてはならない。残りの区域も同様
である為、ブｄグラムカウンタ及びサブルーチンレジス
タの一番左側の区域のみが示されている。プログラムカ
ウンタ１９は、通常、分岐、サブルーチン、初期条件設
定の４つの基本的モードのオペレーションを有している
。通常モードに於て、プログラムカウンタは、信号３５
８を受けとり、これによりインバータ３６９内に含まれ
る情報を装置３７０によってインバータ３６８に入力可
能にする。３６８内に含まれるビット情報は次にプログ
ラムカウンタ１９への出力であるライン３５５に出力さ
れる。３５５上の情報は、φ１　（ＣＰｔＪ　（Ｂ）で
はφ２）である間にＲＯＭ　　Ｙデコーダに、また第１
９図に示されるフィードバック回路の両方に送られて次
の命令が呼びだされる。通常オペレーション下では、Ｐ
ＣＡＯからＰＧＡ１で示される命令カウンタ出力は、第
１９図のフィードバック回路に送りこまれ、故に、ライ
ン３５９によって次の命令アドレスを与える。φ１が発
生すると、３５９上の情報がゲート３６９にロードされ
、次のφ２のクロックが発生すると、ライン３５８がア
クティブになり、装置３７０が装置３６９から３６８へ
の情報の通過を可能にする。これはフィードバックレジ
スタであって、通常の二進数、即ち００．０１゜１０．
１１等の形式ではカウントできないことを覚えておかな
くてはならない。むしろ、これは、シフトレジスタを通
って１をシフトし、次にＯをシフトするというようにシ
フトする疑似ランダムブｌ」グラムカウンタである。シ
フトレジスタへの手順カウントは、０００．００１．０
１１．１１１等である。故に、プログラムカウンタが通
常オペレーションである限り、フィードバックレジスタ
は追加のビットをプログラムカウンタに与えてアドレス
を増加させる。プログラムカウンタが作動する次のモー
ドは分岐モードである。分岐モ−ドが発生した場合、ラ
イン３５７上の信号が装置３７１をアクティブにし、こ
れによりＲＯＭからの命令に含まれる新しい分岐アドレ
スがプログラムカウンタに入力され、または、さらに詳
しくはインバータ３６８に人力される。１（ＯＭから０
−ドされたプログラムアドレスは、ＰＣＡ　　ＯからＰ
ＣＡ　　５までのプログラムカウンタ線に現われる。故
にφ１がアクティブである場合、ライン３５９の有する
情報は、フィードバック回路を通って転送されることに
よる新しい分岐アドレスプラス１となる。この新しいア
ドレスはインバータ３６９に蓄積され、通常のオペレー
ションにおいてライン３５８がアクティブになることに
よって新しいプログラムアドレスがインバータ３６８に
ロードされる。故に、分岐命令が実行されることによっ
てＲＯＭ及びその点から直接に新しいアドレスがロード
され、通常のオペレージ３ンにおいてプログラムカウン
タが新しいアドレスから増加を開始する。次・のオペレ
ージコンのモードは、プログラムカウンタが増加された
アドレスを３３の中のサブルーチンレジスタの１つに蓄
積させる呼び出し命令の実行である。呼び出しが実行さ
れる時、φ２が発生されたライン３５７はアクティブに
なり、ＲＯＭから送られたアドレスがライン３５６とラ
イン３７５の残るラインを介し、プログラムカウンタに
ロードされることが可能になる。同時にインバータ３６
９内に存在した古いアドレスプラス１は、呼びだし命令
が実行される時に、ロウになるライン３６２によってア
クティブとなった装置３７３を通り１ナブル−チンレジ
スタ３３−１にロードされる。これによってこのビット
情報がＲＡＭセル３７６内に蓄積される。このＲＡ　Ｍ
セルは、テキサスインスツルメンツ社に譲渡された米国
特許第３．９５８．８１８号に示されるＲＡＭセルと同
一である。この米国特許は、参照としてここに示す。古
いアドレスが無効にされると同時に、増加された古いア
ドレスは、ＲＡＭ内に蓄積され、新しいアドレスが蓄積
される。新しいサブルーチンアドレスにおける実行が続
行され、このアドレスは、通常オペレージコンにおける
と同様にフィードバック回路へと送りこまれる。回帰命
令が発生し、実行される時、セル３７６内に蓄積された
増加された古いアドレスは、ライン３６１上の回帰信号
によってアクティブとなったゲート３７２を通りインバ
ータ３６９ヘロードされる。次のφ２が実行される時、
ライン３５８が装置３７０をアクティブにし、増加され
た古いアドレスがインバータ３６８にロードされるＲＡ
Ｍセル３３−１．３３−２．３３−３のうちどれが古い
プログラムアドレスを収容するかの決定は、後述するサ
ブルーチンラッチ３４からの出力であるライン３６４，
３６５．３６６によってなされる。

この３本のラインは、サブルーチンの収容力が３段階で
可能なことを表わしている。３６４，３６５．３６６の
いずれが１であるかということがどのＲＡＭセルが増加
された古いプログラムアドレスを収容蓄積するかを決定
する。

プログラムカウンタの為の残るオペレーションモードは
、初期条件設定モードである。期用条件設定モードの間
、ライン３６３は、アクティブとなり、故に装置３７４
がインバータ３６８の内容を接地する。初期化には、イ
ンバータ３６９の初期条件の設定に可能な時間をか【）
る必要がある。

これは、ラインＰＣＡ　　ＯからＰＣＡ　　５までのフ
ィードバック回路オペレーションによって実行され、φ
１が発生すると、次に増加された初期化アドレスがイン
バータ３６９内ヘロードされる。

ここで第１９図を参照すると、フィードバック回路は、
多重ゲート３７７．３７８．３７９及び３８０から成っ
ている。これらのゲートの機能は、プログラムカウンタ
の出力に情報を送り、前述のようにライン３５９に増加
された信号を与えることである。

サブルーチンラッチ 第２０図は、ＣＰｔＪ　（Ａ）の為のサブルーチンラッ
チ回路３４を示している。ＣＰＵ　（Ｂ）のサブルーチ
ンラッチ５５も同様である。改に、ここではサブルーチ
ンラッチ３４のみに関し示し、説明する。

サブルーチンラッチ３４は、３段階のサブルーチンを有
している。最高位レベルのサブルーチンが占められると
は、ライン３６４，３６５．３６６のうちどれかが“０
”を出力し、その他が“１″′を出力するこの回路によ
って意味される。換言すれば、もしレベル１が占められ
ると、ライン３６４がＯ″を出力し、ライン３６５．３
６６が“１”となる。もしレベル３が占められると、ラ
イン３６４．３６５が１″となりライン３６６゛１”と
なる。もしレベル３が占められると、ライン３６４．３
６５が１″となりライン３６６が０′”となる。初期条
件設定において、装＠３８２．３８３．３８４は、ライ
ン３６３上の初期化信号によってアクティブとなり、イ
ンバータ３８５．３８７．３８９を接地し、サブルーチ
ンラッチ３６４，３６５．３６６の出力が“１”となる
ようにする。ライン３７９は、有効な呼び出しが実行さ
れる時、ライン３７９はアクティブとなる。有効な呼び
出しとは、呼び出し命令が発せられ且つ状態線がハイで
ある時と定義される。ライン３７９がアクティブとなる
時、装置３９５．３９４．３９７がアクティブとなる。

同時に、“０”がインバータ３８５にロードされる。イ
ンバータ３８５の出力及び回路ＣＬ１Ａは、φ４の発生
に基づき装＠３９８を通り、φ２がロウになる時（即ち
ＣＰＩＪ　（Ｂ）においてはφ１がロウとなる時）ゲー
ト３９１を通りライン３６４に至る。これによってサブ
ルーチンレジスタの第ルベルがアドレス指定される。増
加されたプログラムカウンタアドレスは、ここでサブル
ーチンレジスタ３３内に写しとられる。ＣＬｌＡはマス
ター・スレイブ方式レジスタラッチ回路として周知のシ
フトレジスタである。インバータ３８５の内容は、φ５
の発生によってインバータ３８６に送られる。

３８６の内容は３８５の内容の補数である。φ６が発生
すると、３８６の内容は、再びインバータ３８５に蓄積
される。伯の有効な呼び出し命令が発生すると、ライン
３７９はロウになり、装置３９５が再びアクティブにな
る。インバータ３８６゜３８８及び３９０の出力の全部
は１″とならないのでゲート３８１は“１′′になる。

第ルベルが占められる時、３８６の内容は“０”で、こ
の為、装＠３９５がアクティブとなることによって１１
１１１がインバータ３８７内に蓄積される。この時、Ｉ
Ｉ　ＯＩＩがインバータ３８５内に蓄積される。

故に、ＣＬ２Ａの出力は、１１″となりφ４の発生によ
って装置３９９を通り、φ２が終わり、ライン３６５が
ロウになる時、ゲ゛−ト３９２を通って転送される。第
３の有効な呼び出しの線の発生に基づき、３７９は再度
ロウとなり、装＠３９７をアクティブにする。装置３９
７は、“１″′をインバータ３８９にロードしインバー
タ３８７をゼロにすることによって“１”は、第３のレ
ベルに動き、サブルーチンレジスタ３３内の第３のサブ
ルーチンＲＡＭにロードする為ライン３６６を１”にす
る。追加の呼び出しが実行される場合、回路は変化せず
にブＯグラムカウンタは新しい呼び出しアドレスに分岐
する。回帰ステートメントと遭偶する時、全て３つのレ
ベルが占められているこの場合において、ライン３７８
はハイでゲート４０１をアクティブにすることによって
インバータ３８９の内容が接地される。故にライン３６
６の出力は“０”となる。同様に他の回帰が実行される
時、装置４０２がアクティブとなり、インバータ３８７
の内容をゼロにしライン３６５が°“ＯＩＩにもどされ
る。第３の回帰の実行によってライン３７８はロウとな
り、装＠３９６はアクティブとなることで、インバータ
３８５はゼロとなる。故に３つのラッチ回路は、それぞ
れのもとの状態にもどる。これ以上の追加の回帰は、ノ
ーオペレーションとして扱われる。

章アドレスレジスタ及び章バッファレジスタ第２１図は
、第３ｂ図に示される章レジスタ２６及び章バッファレ
ジスタ３９を示している。章レジスタ２６及び章バッフ
ァレジスタ３９はＣＰＵ　（Ａ）専用のものである。章
バッファレジスタ６１及び章レジスタ４７は、ＣＰｔＪ
　（Ｂ）専用のものであって、ＣＰＵ　（Ａ＞のと同一
である。

ここで第２１図を参照すると、章レジスタ及び章バッフ
ァレジスタが部分に分かれて示されている。章バッフ７
レジスタは、図の上部分に３９−２．３９−１として示
されている。章バッフ？レジスタのそれぞれの区域は、
章レジスタに転送される１ビツトの情報に対応している
。それぞれの区域は、他の区域と同一であるので３９−
１のみについて説明する。同様に図の下部分には、２つ
の区域２６−１．２６−２から成る章レジスタが示され
、この２つの区域は同一である為、２６−１のみにつき
説明する。

２６−１の中において、章レジスタ内のビット情報の実
際の蓄積は、インバータ４２５及び４２６の中に含まれ
ている。このインバータ４２５．４２６は、前述のもの
と同様のマスタースレーブラッチ回路中で操作される。

通常のオペレーションの間、φ２　（ＣＰＵ　（Ｂ）で
はφ１）に相当するライン４１７からの信号は、情報を
インバータ４２５からインバータ４２６へもどす。これ
はライン４１７がロウである時にアクティブである装置
４０９によって実行される。φ１　（ＣＰＬＪ　（Ｂ）
はφ２）が発生すると情報はリフレッシュされてインバ
ータ４２５に戻り、情報は装置４２８によリインバータ
４２６からインバータ４２５へ戻る。

章レジスタの内容の出力は、ライン４２４上で有効であ
ってインバータ４２６の内容である。同様に章レジスタ
区域２６−２に関して出力はライン４２１上でなされる
。通常オペレージコンの藺、インバータ４２６内の章ア
ドレスは簡単にインバータ４２５でリフレッシュされ一
定を保つ。分岐オペレーションの間、新しいアドレスが
章バッファ３９−１からロードされなくてはならない。

章バッファレジスタ内の情報はインバータ４３０に含ま
れている。インバータ４２９は、装置４３１によってφ
１　（ＣＰＬＪ　（Ｂ）ではφ２）が発生される間イン
バータ４３０によってリフレッシュされる。分岐オペレ
ーションの間、ライン４１６がロウとなって装置４０８
がアクティブとなると、インバータ４３０内に含まれた
アドレスがインバータ４２６にロードされる。章バッフ
？インバータ４３０に最初にロードされたアドレスは、
ページバッファの出力であるライン４０２から始まって
いる。ＴＰＯ命令、即ちページバッファを章バッファに
転送する命令が実行されることに基づき装置４０４がア
クティブとなる時、転送が実行されこれによりライン４
３３がアクティブとなる。

ライン４０２からの情報は、φ１　（ＣＰＬＪ　（Ｂ）
ではφ２）が再度リフレツユされる。分岐が発生すると
、インバータ４３０内の情報は、章アドレスレジスタ及
びインバータ４２６に転送される。

分岐オペレｉジョンのもとでφ２　（ＣＰＬＩ　（Ｂ）
ではφ１）である間ライン４１５はロウになる。

故にページアドレスバッファレジスタから章バッファレ
ジスタに転送された情報はまずインバータ４２９に変換
され、次にインバータ４３０に変換される。分岐命令の
実行に基づきインバータ４３０の内容は、φ２の間に装
置４０８を通り章アドレスレジスタのインバータ４２６
ヘロードされる。

長いサブルーチン呼び出しが実行される間、ＴＰＯ命令
で呼び出し命令が実行される以前にサブルーチンの章が
ロードされる。これによってサブルーチンの章が、前述
のように章バッファインバータ４２９及び４３０にロー
ドされる。次に呼び出し命令の実行にともないアドレス
は章アドレスレジスタインバータ４２６である。呼び出
しモードの間、この章は、ライン４２３を介し、呼び出
し命令の実行の間、アクティブとなる装置４１１を通っ
てサブルーチンＲＡＭにロードされる。故にφ２のロウ
である時間内に含まれたφ５である間ライン４１９は“
０”となる。同時に、ライン４１６がローであることに
より装置４０８が章サブルーチンアドレスをインバータ
４３０から章アドレスレジスタインバータ４２６へ転送
可能にする。

回帰モードの間、章アドレスレジスタは、ライン４２３
によってインバータ４１２及び回帰命令が実行される結
果ライン４１８がロウとなる時にアクティブとなる装置
４１０を通り、章サブルーチンレジスタの内容がロード
される。これはφ２である間（ＣＰＬ）　（Ｂ）ではφ
１）に起こる。この最初のアドレスは、章アドレスレジ
スタインバータ４２５にロードされ章アドレスインバー
タ４２６へまわれさる。更に章サブルーチンレジスタの
内ｎは、回帰命令の実行される間アクティブとなる装＠
４０７を通って章バッファレジスタにロードされる。

初期条件設定の間、章バッファレジスタ３９は、ライン
４２０がアクティブとなることでＯ”にセットされる。

ライン４２０は、装置４０６により、章バッファレジス
タインバータ４２９に“１”を入力させ、これにより“
０”が章バッファレジスタインバータ４３０にロードさ
れることになる。

章バッファレジスタ情報は“０′′となる。同時にライ
ン４２０が装置４２７をアクティブにすることで章アド
レスレジスタインバータ４２６を接地し、故にライン４
２４上の出力が０″となる。

最後に、テスト期間中、章アドレスレジスタインバータ
４２５の内容は装置４０３がアクティブとなる時にライ
ン４１３からロード可能となる。これにより、ＲＯＭの
テストの間、キーボード入力からアドレスがロードされ
る。

章サブルーチンレジスタ 第２２図は第３ｂ図に示される章サブルーチンレジスタ
２４を示し、これは章サブルーチンレジスタ４５と同様
のものである。この章サブルーチンレジスタは、２つの
区域２４−１及び２４−２に分けられる。章ナブルーチ
ンレジスタのそれぞれの区域はさらに３段階のサブルー
チンに分けられる。区１１２４−１に関しては３段階の
区分は、２４−１−１．２４−１−２及び２４−１−３
となる。区域２４−１が２４−２と同一なのでそれぞれ
の段階は、第１の段階と同一である。故に、区域２４−
１の第１段階、即ち２４−１−１のみに関し説明する。

サブルーチンは、ＲＡＭ構造４４２を含み、前述のＲＡ
Ｍセル構造と同様である。このＲＡＭは、ライン４２３
で前述の章アドレスレジタ４２５から入力を受けとって
いる。このＲＡＭセル、ライン３６４がロウとなる時こ
のビットの情報のロードが可能となる。ライン３６４は
前述のようにサブルーチンラッチ３４から始まる。ＲＡ
Ｍセルは、リサイクルされ、図のようにライン４３６に
おけるセルへの書きこみ時間はφ５でライン４３７にお
けるセルからの読出し時間はφ４であることを示してい
る。同様に２４−１−２におけるＲＡＭセルも、ライン
３６５がロウの時にサブルーチンラッチ回路からロード
され、区域２４−１−３は、ライン３６６がＯつである
時ロードされることができる。これらのライン３６４．
３６５．３６６のうち、１本だけが先に述べたサブルー
チン呼び出しの間に“０”となる。

ページアドレスレジスタ及びページバッファレジスタ 第２３図は、第３ｂ図に示すページアドレスレジスタ２
１及びページバッファレジスタ３５を示している。これ
らは、ページアドレスレジスタ４２及びページバッフ７
レジスタ４７と同様である。

ページアドレスレジスタ２１は、ページアドレスレジス
タ内に含まれる４ビツトの情報を表す４つの区域２１−
１．２１−２．２１−３．２１−４に分けることが可能
である。それぞれの区域は、同一である為、区域２１−
１のみにつき説明する。

同様にページバッフ７レジスタ３５ち４つの区域３５−
１．３５−２．３５−３．３５−４に分けることができ
る。バッファレジスタ３５−１及び３５−２は同一であ
る。バッファレジスタ３５−３及び３５−４は、最初の
２つの区域がその各々のビット情報を′＃Ｊ述の章バッ
フ？レジスタに転送する点において３５−１．３５−２
と異っている。

このわずかの違いの他は、これらの４つの区域は同一で
ある。故に３５−１のみに関し説明する。

通常のオペレーションにおいて、ライン４１７がロウと
なり、φ２　（ＣＰＵ　（Ｂ）ではφ１）がロウとなる
時、これにより装置４５２がアクティブとなる。装置４
５２はインバータ４５５及びもう１つの装置４′５６に
接続されるインバータ４５４に接続される。この４つの
電子素子は、前述の様なマスク・スレイブラッチ回路を
形成している。

この区域に関するページアドレスレジスタの実際の内容
は、インバー９４５４内に収容され、インバータ４５４
から最新にされる。故に装置４５２がアクティブとなる
時、インバータ４５５がインバータ４５４を最新にする
。φ１の発生する間（ＣＰＵ　（Ｂ）ではφ２）装置４
５６は、インバ−タ４５４から情報をうけとり、インバ
ータ４５５を最新にする。ＣＰＬＩ　（Ａ）が通常オペ
レーションである限り、循環リフレッシュサイクルが続
行する。長い分岐命令が適正に実行される為に、新しい
分岐ページのアドレスはページバッファレジスタ３５内
ヘロードされなくてはならない。ロードページ命令は、
ライン４３３をロウにし、これにより装置４４５がアク
ティブとなりライン４６４上の情報を、ページアドレス
インバータのベア４４６及び４４７へ入力させる。φ１
がローである時（ＣＰＵ　（Ｂ）ではφ２）４４７に含
まれる情報は、常にインバータ４４６の内容で最新にさ
れ、インバータ４４６は、インバータ４４７の情報で最
新にされる。これによりライン４６２がアクティブにさ
れることで、装置４４９をアクティブにする。分岐アド
レスがロードされると、分岐アドレスはページバッファ
レジスタ３５に残る。

分岐コマンドが実行され、これがライン４１６及び装置
４５１をアクティブにする。次にこれによって、ページ
バッファレジスタインバータ４４７における情報が、装
置４５１を通り、ページアドレスレジスタインバータ４
５４内へロード可能となる。

呼び出しサブルーチン命令が実行される間、サブルーチ
ンページのアドレスは、長い呼び出し命令が実行される
前にページバッファレジスタ３５にロードされていなく
てはならない。これは、ＬＤＰ即ちページをバッファに
ロードする命令によって為し遂げられる。このＬＤＰ命
令は、ライン４３３をアクティブにし、故に装置４４５
がアクティブとなり、次に来るべきサブルーチンアドレ
スをライン４６４からページバッファレジスタインバー
タ４４６にロード可能にする。新しいサブルーチンアド
レスをページバッファレジスタインバータ４４６ヘロー
ドすることにおいて、ページバッファレジスタインバー
タ４４７は、ページバッファレジスタインバータ４４６
から最新にされ、このサイクルは、ライン４６２上のφ
１がロウとなる時（ＣＰＬＩ　（Ｂ）ではφ２）、装Ｗ
１４４９によってリフレッシュされる。呼び出し命令の
実行に基づき、ライン４１６はロウとなり、故に装置４
５１がアクティブとなる。故にページバッファレジスタ
インバータ４４７内に含まれた新しいサブルーチンアド
レスが、装置４５１を通ってページアドレスレジスタイ
ンバータ４５４へ導入される。φ２　（ＣＰｔＪ　（Ｂ
）ではφ１）の中でφ５である期間、４１９はロウにな
り装置４５８がアクティブにされることによってインバ
ータ４５５内に含まれるページアドレスは、ライン４６
０を通りページアドレスサブルーチンＲＭＡにロード可
能となる。ページアドレスレジスタのインバータ４５４
ヘロードされる新しいページアドレスは、後でＲＯＭ６
へのライン４６１に出力される。回帰ステートメントの
実行に基づき、サブルーチンページＲＡＭの内容は、ラ
イン４６０を介し、ページアドレスレジスタ２１及びペ
ージバッファレジスタ３５にロードされて戻る。回帰命
令が実行される時、ライン４１８はロウになり、装置４
５７をアクティブにする。故にサブルーチンＲＡＭ内に
含まれるアドレスは、インバータ４５９と装置４５７を
通ってページアドレスレジスタインバータ４５５に戻さ
れ、装置４５２を通ってインバータ４５４に転送される
。ページアドレスは、ライン４１５上で回帰命令が実行
される間アクティブである装置４５０を通りページバッ
ファレジスタインバーへ４４６へ転送される。

初期条件設定の間、ＣＰＵ　（Ａ＞ページアドレスレジ
スタの状態はｏｏｏｏとなる。ＣＰＵ　（Ａ）ページバ
ッファレジスタの内容は００００となる。

ＣＰＵ　（Ｂ）ページアドレスバッファは１１１１とな
りＣＰＵ　（Ｂ）ページバッファレジスタは１１１１と
なる。

テストモードの間、ページアドレスはキーボードを介し
てロードされることが可能である。特に、テストモード
期間中でライン４３２がロウであると、装置４６５がア
クティブとなり、これによってライン４６３上に含まれ
るキーボードからの情報をページアドレスレジスタイン
バータ４５５に入力可能とする。故に、キーボードを用
いてページアドレスを特定することによってＲＯＭ線を
通してＲＯＭが読み出されることが可能となる。

最後に、ページバッファレジスタ区域３５−１及び３５
−２が、前述のようにライン４１４及び４０２を介し章
バッファレジスタ３９ヘロードされる。

ページサブルーチンレジスタ 第２４図は、第３ｂ１ｇに示されたページサブルーチン
レジスタ２３を示し、ＣＰＬＪ　（Ｂ）の為のページサ
ブルーチンレジスタ４４と同様のものである。ページサ
ブルーチンレジスタは、４アドレスピツトを含む４つの
区域２３−１．２３−２．２３−３．２３−４に分ける
ことができる。これら全ての区域は同様であるので区域
２３−１のみにつき説明する。それぞれの区域は、更に
３段階のサブルーチンレベルを有している。３つのレベ
ル２３−１から２３−３までは、１４様であるので第１
のレベル２３−１のみに関し説明する。

それぞれの区域におけるそれぞれのレベルは、前に述べ
たＲＡＭと同様のＲＡＭセル４６７から基本的には形成
されている。セルへの入力及びセルからの出力は、ライ
ン４６０を通ってページアドレスレジスタ２１に送られ
る。新しいアドレスがページサブルーチンレジスタ２３
にロードされる時点で、どのセルがロードされるべきア
ドレスを有しているかの決定は、３本のライン３６９．
３６５．３６７のうち１本をアクティブにするサブルー
チンラッチ回路３４によって行われる。ラインがアクテ
ィブにされると、そのレベル内のＲＡＭセルがアクティ
ブとなり、ページアドレスレジスタからのアドレスを受
けとり、蓄積することが可能になる。同様に、このライ
ンがロウであると、ＲＡＭは同じライン４６０を通って
ページアドレスレジスタに蓄積されたアドレスをロード
することができる。例えば、サブルーチンの第ルベルが
アクティブならば、ライン３６９はロウとなる。故にサ
ブルーチン呼び出しが実行され、ページアドレスレジス
タ内のアドレスがページサブルーチンレジスタ２３に蓄
積される時、サブルーチンラッチからのライン３６９が
ロウであるので、区域２３−１の為のアドレスは、ライ
ン４６０を介しＲＡＭセル４６１ヘロードされる。同様
に、回帰ステートメントが実行され、サブルーチンラッ
チからのライン３６９がロウである時、ＲＡＭセル４６
７の内容は、ライン４６０を介しページアドレスレジス
タ２１へロードして戻される。ＲＡＭセルは、φ４がロ
ウになるとき読み出されφ５が０つになるとき書きこま
れる。φ１（ＣＰＵ　（Ｂ）ではφ２）が与えられるこ
とによって装置ａ４６Ｂはアクティブとなり、ＲＡＭビ
ット線が放電される。

ＲＡＭ書き込みマルチプレフナ− 第２５図には、第３ａ図に示された書きこみマルチプレ
クサ−８９が示されている。ＲＡＭマルチプレクサ−８
９４つの別々の区域に分けることができ、それぞれの区
域は、ラインの組８７上のＲＡＭ８１への情報線を有し
ている。同様にそれぞれの区域は２つの入力、即ちライ
ン９６における累算器からの入力とライン９５における
定数及びキーボード論理回路からのもう１つの入力とを
受ける。それぞれの区域は、ライン４７５．４７６．４
７７．４７８の４つの制御信号のうち１つを受けとって
いる。全ての区域は同一である為ここでは区域８９−１
のみに関し説明する。

累算器１５０又は１５１の出力がメモリ内に蓄積される
時、累算器１５０又は１５１の内容は、書き込みマルチ
プレクサ−８９の区１ｆ！８９−１の中のライン９６−
１に与えられる。記憶コマンドがライン４７６をアクテ
ィブにし、更にそれが装置４７９をアクティブにし、ラ
イン９６−１上に含まれる情報をライン８７−１上に出
力可能とする。同様に、定数キーボード論理の内容をメ
モリに書きこみたい時には、その内容をライン９５−１
に与え、ＯＫＢＭマイクロ命令、即ち内容をメモリヘロ
ードするマイクロ命令を実行させることに基づき、ライ
ン４７５がアクティブとなり、更に装Ｍ４８４がアクテ
ィブとなり、ライン９５１の内容をライン８７−１を通
して転送可能とする。セットピットオペレージコンの為
にはライン４７７及び４７８を使用する。ビットのセッ
トの為には、ライン４７７がロウで４７８がハイでなく
てはならない。次にライン４７７は装置４８２をアクテ
ィブにし、これにより装置がライン８７−１にｙｓｓ又
は“１″を入力する。但しセルにくるＣＫＢ１情報は“
１”であり次にこの情報は°０”に変換される。この°
゛０″が装置４８１を作動しライン８７−１から、接地
への進路を与える。更に、１ビツトのみがセットできる
ことに注意しなくてはならない。即ち、ＣＫＢｌは“１
″であると、ＣＫＢ２、ＣＫ１３３、ＣＫＢ４”Ｏ”と
なる。ピットのリセットが実行されると、ライン４７７
はハイになりライン４７８はローになる。

ライン４７８から装置４８５は作動され、ＣＫＢｌがラ
イン８７−１からＶｄｄまでの進路を与えることによっ
て装置４８０が作動され、ビットをＯ″にセットし直す
。同様にして命令ごとに１ビツトづつセットし直すこと
ができる。

ＲＡＭ　　Ｙデコー 第２６図は、第３ａ図に示されたＲＡＭＹデコーダ７９
を示している。ＲＡＭ　　Ｙデコーダは４つのＲＡＭ　
　Ｙレジスタ出力８３−１．８３−２．８３−４．８３
−８を受けている。ライン８４は、Ｘレジスタから始ま
・っており、ライン８３−１から８３−８は、Ｙレジス
タ１４８又は１４９から始まっている。これらのライン
は、ＲＡＭＹデ］−ダ７９に入力され、情報及びその補
数となり、ＲＡＭ８１に入力される。ＲＡＭＹデコーダ
は、１６の区域７９−１から７９−１６に分けることが
でき、それぞれの区域は、ゲートコードを除いては同一
である。故に区［７９−１のみに関し説明する。

区１ａ７９−１からの出力は、２本のライン８１−１及
び８０−２である。ＲＡＭＹデコーダ７９の出力は、ラ
イン８０−１から８０−３２までから成っている。入力
ライン８４のぞれぞれのライン及びライン８３−１から
８３−８は真のライン及びインバータを通ってＲＡＭＹ
デコーダ７９に接続されている。ライン８４の場合、ラ
イン４９０及びインバータ４８３を通るライン４９１か
ら入力される。５本の主要人力線の実際的な解読（デコ
ード）は装置１４８１及び４８２といったようなトラン
ジスタ装置を用いである特定な組合せにおいて真のライ
ン及び補数ラインのいずれかによって制御されるような
位置にこれらの装置をおくことによって為される。φ４
である時ライン４９５はアクティブなロウであって、装
置１ｔ４９６及び４９７は、その電荷を接地点へ送る。

しかしながら、それ以前に回路４８８及び４８９にロー
ドされたアドレスは、残る。φ５である時４８０はアク
ティブとなり、これによってＶｄｄはライン８４又は８
３−１から８３−８までのどのラインがアクティブであ
るかに従って、４８１又は４８２と同様の装置のうち選
択された装置を通過する。

装ｇ１４８７からφ６が入力される時、回路４８８及び
４８９に含まれたアドレスはうイン８０−１及び８０−
２を通ってそれぞれＲＡＭ８１へ転送される。ＲＡＭ　
　Ｙデコーダ７９−１の第１ステージの出力はライン４
９３．４９４である。このラインはゲートロード増巾器
である２つの装置４８５及び４８６へ入力される。ゲー
トロード増幅鼎とは、ロードが励起される時の有効な信
号だけをその出力に転送Ｊる装置である。インバータ４
８５及び４８６は、ライン４９３及び４９４からのアド
レス情報を回路４８８及び４８９へ転送する為に使用し
ている。回路４８９は、４８８のミラー像である。φ４
およびφ５から成る次のデコード期間の間、回路４８８
及び４８９は、ライン４９３及び４９４によって転送さ
れてきた情報を保有している。

ＲＡＭ　　Ｘ回路 第２７図は第３ａ図に示すＸレジスタ９９を示している
。Ｘレジスタは、第２図で眞に）ホべたように、３つの
循環するレジスタを有している。ライン４９９がアクテ
ィブとなり従って装置５１３がアクティブとなり、この
ラインが循環レジスタに入力１ｉＴ能となる時、Ｘレジ
スタは、ライン５００から５０２までを通ってロードさ
れる。３つの循環レジスタの全てのオペレージコンが基
本的に同一であるので、ライン８４を出力する循環レジ
スタのみに関し説明する。

レジスタ７６０は、ライン５００からその入力を受けと
っている。このライン５００は前述のように装置５１３
を通ってインバータ５０５へ入力されている。φ４が発
生する時、インバータ５゜５の中の情報は装置５１２を
通りインバータ５０６へ転送される。φ６が発生すると
、装置５１０がアクティブとなり、インバータ５０６の
中の情報がさらに５０７へと転送される。この情報の循
環的転送は、前に循環レジスタに関し述べたと同様に続
く。ライン８４への出力は、インバータ５０８内で維持
される。ライン９４−１及び９４−２の為の情報はそれ
ぞれインバータ５１４及び５１５に維持されている。こ
こでライン５ｏ１．５０２にお番プるレジスタ回路は、
出力ｔａ９４−１．９４−２がインバータ５１４及び５
１５に接続されるという点において上記において異なっ
ている点に注意しなくてはならない。前述のようにライ
ン８４がＲＡＭ　　Ｘデコーダに接続されているのでラ
イン９４−１及び９４−２は、Ｘデコーダに接続してい
ることも注意しなくてはならない。

第２８図はＸデコーダ８８及びＲＡＭ８１の１区域を示
している。Ｘデコーダは、このデコーダに入る２木のラ
イン９４−１．９４−２と、これらのラインに接続され
たインバータ５２０．５２１を含み、情報及びその補数
を発生し、これらからのライン出力は８５−１．８５−
２．８５−３．８５−４となる。２本から４本にデコー
ドするこの方法は、５２３．５２４．５２５．５２６と
いったラインがＲＡＭへの選択器として働き、呼び出す
べきビット線を選択することを可能にする。

ビット線が選択される時、図で示すとおりライン５１６
．５１７．５１８．５１９上にＲＡＭは出力する。

　Ａ　Ｍ 第２８図に示されるＲＡＭ８１は、５２２のよう（【電
子素子が１６個Ｘ３２個で配列されて成っている。この
電子素子はテキサスインスッルメンツに譲渡された米国
特許箱３，９１９．１８１号に開示されたものである。

ＲＡＭの為のタイミングはφ４、φ５およびφ６を含ん
でいる。φ６の期間、ＲＡＭビット線は放電される。次
のサイクルであるφ４の期間、ＲＡＭは読み出される。

φ５の期間は、書き出しサイクルであって、ＲＡ　Ｍは
、ライン５１６−５１９から０”が記憶させられるか“
１″が記憶させられるかによって条件的に放電される。

Ｒレジスタ 第２９図はＲＡＭ８１及びＲＡＭ８１を通る入力ライン
に関するＲレジスタ７７を示している。

レジスタ７７は、１６の区域から成っている。これらの
区域は全て７７−０で示される区域と同様である。故に
区１ｍ１７７−０に関してのみ説明する。

レジスタは、リセット／セットバスと名づけられたライ
ン５３７から情報を受けとっている。この゛バスは、装
置５３４又は５３３のいずれかによってアクティブにさ
れる。セットレジスタコマンドが実行される時、ライン
５２７がロウになりこれが装置５３３をアクティブにす
るのでライン５３７を接地する。同様の形態で、リセッ
ト命令が実行される時、ライン５２８はロウになり、こ
れが装置５３４をアクティブにし、Ｖｄｄが＋ｔ　Ｓパ
スライン５３７に接続される。装置５３５は、ＲＡＭ放
電線である５３６によってｔｉＩｉ電される。ＲＡＭが
放電されると５３６はロウになりこれが装置５３５をア
クティブにするのでＲＳＳパス５３７を放″１１する。

レジスタ区域７７−０は、２本のアドレス線８０−１．
８０−２を通ってＲＳバスに入力する。ＲＡＭレジスタ
は、Ｘデコーダを用いて２本のアドレス線がどちらのレ
ジスタでＲＳバス線からのビット情報を受けとるかを決
定するといった方法でアドレス指定される。Ｙデコード
回路の性質に従い、ライン８０−１及び８０−２は、１
１０ｒＩ　Ｏのうち１つまたは０１を有することになる
。ラインが１１であれば、１（レジスタは、ＲＳＳパス
５３７からのビット情報を選択されない。しかしながら
ライン８０−１及び８０−２が１０又は０１であれば、
ワイヤードＯＲゲートである回路５３２は、ラッチ回路
５３１に接続され、φ５でクロック周１１１１された、
入力ＲＳバス５３７を受けとっている。この構成を使用
すると、７７におけるレジスタ区域のうち１つのみがい
つでも１度にＹデコーダ７９からＲＳＳパス５３７でロ
ードされる。

ＲＡＭレジスタ出力 第３０図は、ＲＯ出力バッファ及びＲ１出力バッファを
示している。レジスタ出力バッファＲＯからＲ１３はＲ
Ｏに示されたものと同様である。

故に、ＲＯ回路のみ説明する。

Ｒ１４及びＲ１５の為のレジスタバッファは、初期化及
びテストの為に使用されるので異っており、模で説明す
る。第３０図を参照すると、バッファの為の回路は、２
つの入カフ８−Ｏ及びライン３０３から成っている。ラ
イン７８−０はＲＡ　Ｍレジスタ７７−０からの入力で
あり、ライン３０３は初期条件設定の為のラインである
。情報がライン７８−０１：を転送される時、情報は、
インバータ５４８を通り装置５４９をアクティブにする
ことで出力電圧を接地し、さらに装置５５００作動を解
き、ざらにＶ　ｄｄ’ｉｌｉ圧は、ライン５４７を通っ
てＲＯの為の出力パッド５４６に現われる。初期化の間
、ライン３０３は、アクティブとなりその結実装置５４
５がアクティブとなる。更にライン５４４及びインバー
タ５４８を介し接続された入力ライン７８−〇は、ＮＡ
ＮＤ５４３に入力され、更に条件的にＶｄｄを通し装置
５５０をアクティブにする装置５１１へ入力される。故
にライン５４７は、Ｖｄｄのかわりに接地される。よっ
てレジスタバス５４６には、初期条件“０″が設定され
る。

第３１図は、Ｒ１４、Ｒ１５の為のレジスタバッフ？の
回路を示している。Ｒ１５はＲ１４と同一であるのでＲ
１４を構成する回路のみに関し説明する。

Ｒ１４における回路は、レジスタの為の入力がライン７
８−１４に接続され、インバータ５５２の中へ入り、装
置５５３をアクティブにしている点においてＲＯにおけ
る回路と同様である。この動作により、装置５５５はア
クティブでなくなり、ライン５４２の電位をＶｄｄにす
る。故にＶｄｄはライン５４２上に現われ、レジスタパ
ッド５４１″ＯＩＩを出力させる。レジスタの情報が“
１″ならば、ライン７８−１４が°１″をインバータ５
５２に接続し、更に装置５５３に“１″を接続すること
によって装＠５５３は、アクティブでなくなる。よって
Ｖｄｄは、装置５５５をアクティブにし、ライン５４２
を接地することで１１１１１をレジスタパッド５４１に
接続する。この回路に加えて、ざらにＲ１４はパッドＲ
１４からの入力線であるライン３０２を有している。こ
の入力パッドは、テスト期間中に使用さ机る。初期化の
期間、ライン３０３によって初期条件を設定される。ラ
イン３０３は、ライン５３８を介しゲート５３９に、接
続され情報が送られる。もし情報が“１”であるなら、
ライン５５６はＯ１１となり、ＮＡＮＯゲートの出力は
′°１”となる。しかしながら情報が°“１′”であっ
てライン３０３が”°１゛′であるなら、ＮＡＮ［）ゲ
ートの出力は“０”となり装置５５４をアクティブにす
る。ライン３０３は、装置５４０をアクティブにし、こ
れによって装置５５５のゲートが接地され、装置顕５５
５はアクティブでなくなり、ライン５４２を通ってレジ
スタパッド５４１にＯ″を与える。

ＲＯＭ　　Ｙデコーダ 第３２図は、第３ｂ図に示されるＲＯＭ　　Ｙデコーダ
８を示している。ＲＯＭ　　Ｙデコーダは、６本の人力
線１２及びＲＯＭ配列６への６４本の出力線７を有して
いる。第３２図において入力線は、１２−〇から１２−
５まで番号を付されていて、ＣＰＬＪ（Ａ）又はＣＰＵ
　（Ｂ）のいずれかの為の多重プロセッサカウンタの６
ビツトを表している。これらのラインはそれぞれ、区域
５６１と同様の区域に入力される。５６１内のライン１
２−０は、図の様に頁のライン及び補数ラインに分ける
ことができる。５６１の出力は、ライン１２−５の為の
ライン５７３．５７４と同様である。

ＲＯＭ　　Ｙデコーダの礪能は、６つの入力を受けとり
それらをｗ＃読しＲＯＭ配列への６４本のラインの１本
に入力することである。ライン５７３は、ゲート回路５
７０の装置５６８に接続される。ライン５７４は、回路
５７０の装置５６９に接続される。ライン５７１．５７
２は、回路５７０からの出力であってそれぞれ装置５６
４．５６５を通り、キャパシタ５６２．５６６と装置５
６３．５６７を含む回路に接続される。ＲＯＭ　　Ｙデ
コーダの中には６４個のキャパシタがあってこれらは５
６２と同様である。しかしながらこの図では４つだけ示
しである。これらの蓄電器は「ブートストラップ」キャ
パシタと名づられ、ゲートを充電しこのゲートがＹアド
レスをＲＯＭ６へ送りこむ。

φ４の間、ライン５５８はアクティブとなることによっ
てブートストラップキャパシタを充電する。

φ５の間、６４個のキャパシタのうち１個を除き全てが
選択的に放電される。これは、全てのアドレス１２−０
から１２−５の為の真のライン及び補数ライン５７３及
び５７４を使用して行われる。

φ４がアクティブでなく、接地される時、ライン５５９
を通るφ６がアクティブであって故に装置５６４が、キ
ャパシタ５６２からの電荷の流れを接地させることを可
能にするので、５７３のようなアクティブなラインはキ
ャパシタ５６２に装置５６８を通じ接地する通路を与え
る。しかしながら、ライン５７３がアクティブでない場
合、ライン５７４は、アクティブとなり、改に装置５６
９をアクティブとなり更に装置５６５によってキャパシ
タ５６６を放電する。故に、φ５の期間ライン５７３又
は５７４のいずれかがアクティブであるので６４個のキ
ャパシタのうち３２個が即時に放電される。ここでは２
列のみが示されているが回路５７０は、６４の列でくり
返されている。全ての列は、５７１及び５７２のような
ラインに接続される。残る３１個のキャパシタを放電さ
せる為接地への接続は、残る５つのデコード装置の１つ
を通して与えられる。換扁すれば、回路５７０内の４つ
の装置に５６８又は５６９のような装置のいずれかをど
のラインがアクティブでないかに応じて結合し、ライン
５７１又は５７２に接続される各々のキャパシタを予め
充電しておく通路を与える。充電されたままの１つのキ
ャパシタに対しその行における装置は１つとして接地へ
の接続を与えられない。当然この特定の行は、ライン１
２−０から１２−５までのアドレスによって決定される
。故にφ５が終了すると、１つだけのブートストラップ
キャパシタが充電されたまま残る。

更にφ６である時、ライン５６０はアクティブとなるこ
とで５６３のような装置の１つをアクティブにし、更に
、ブートストラップキャパシタによって充電されるライ
ンをＲＯＭ配列６へ送りこむ。

故に、多重ブＯグラムカウンタによって決定された６４
本のラインのうちの１本が選択される。

ＲＯＭページデコーダ 第３３図は、第３ｂ図で示されるＲＯＭページデコーダ
３０を示している。ＲＯＭページデコーダは５９６から
６０１で示される６つの区域から成っている。区１５９
６及び５９７は同一である゛か他の４つの区域５９８か
ら６０１とは異っている。区域５９６は、ブートストラ
ップキャパシタ５９０及び５９１から構成され示されて
いる。これらのブートストラップキャパシタは、ＲＯＭ
内の装置を駆動する特別の電荷を与えている。これは図
で示すＲＯＭ　　ＸＯライン９−０及びＲＯＭ×１ライ
ン９−１の為に必要とされる。

区域５９６において、ライン９−０は真及び補数のライ
ンに分けられ、真のラインは５９３であり補数ラインは
インバータ５９２を通って接続されている。故に真又は
補数ラインのいずれかが選択されたアドレスに対しアク
ティブとなる。選択されたアドレスは、φ４のラインが
アクティブでない時にキャパシタ５９０又は５９１のい
ずれかを充電する。これにより、φ４がアクティブにな
る時、ライン６０７又は６０８への迅速な充電が可能に
なる。

区域５９８から６０１は同様であるので６０１のみを図
示しである。区ｔｉ１６０１は、ライン９−１又はライ
ン６０４を介し入力ＲＯＭに接続され、更に装置６０３
を通して供給線６０５及び６０６に接続される。ライン
６０６は、再度もう１つのインバータ６０２に接続され
ている。インバータ６０３は、駆動の目的で設置されて
いる。ＲＯＭｘＯからＲＯＭ　　Ｘ５までのラインは呼
びだされる命令のページ及び章アドレスを示す。

第３３図は、ＲＯＭ出力線１１を駆動するＲＯＭ検知増
巾器７１０を部分的に示している。

第３３図は区域７１０−０から７１０−６に分かれたＲ
ＯＭ検知増巾器７１０を示している。区域７１０は第３
４ａ図にも示される。区域７１〇−〇は他の区域７１０
−１から７１０−７に比べ特殊である。図の様に区域７
１０−０におけるＲＯＭ出力は、駆動の目的で設けられ
たインバータ５８９を通り接続されている。装置５８８
及び装Ｗ５８７は、ＲＯＭからの出力を全てゼロにする
テストを行う間に使用される。ライン１１は反転された
ＲＯＭ情報を含んでいる。φ６がＯつの時、装Ｎ５８８
はＲＯＭの情報をトラップする。

装置５８７は、ランダムメモリテストが行われる時に区
域内の出力をゼロにする。ライン５９２は、ライン１１
−０をＯにする初期化の期間この出力のうち１つを接地
する。これによって、命令バスのＲφラインは１″にな
る。通常のオペレーションの間、φ４の間に予め充電さ
れたＲＯＭは、φ６で読み出され、装置５８８はアクテ
ィブとなることで情報がＲＯＭからインバータ５８つを
通りライン１１−０上のインバータ５９０へ流れること
ができるようになる。

ここで第３４ａ図を参照すると、区域７１〇−７が示さ
礼ている。館に述べた様に区域７１０−７は、区域７１
０−１から７１０−６と同一である。区域７１０−７に
おいて、φ６の間アクティブとなるインバータ５８１を
通り装置５８２を通り更にインバータ５８４を通ってＲ
ＯＭはライン１１−７に出力を与える。装置５８３は前
に述べたテスト手順の間、ＲＯＭ補数出力をピＯにする
為に設けられている。

ＲＯＭ 第３４ａ図も読み出し専用メモリ（ＲＯＭ）配列を示し
ている。ＲＯＭはφ４の間プリチャージされφ６の間に
読み出される。充電はＶｄｄに接続されライン６１６を
介しＲＯＭへ出力を与える装置６２２が行う。φ４の間
、ライン６２０はアクティブとなるのでＲＯＭ内のビッ
トラインが装置６２１を通し充電可能となる。ＲＯＭ内
の代表的な装置は装置６１３である。ＲＯＭ内において
６１３のような装置を含むセルはアドレス指定されると
放電され、一方そのアドレスにおいて放電してはならな
い場所では６１３のような装置は設けられない。５８０
で示すページデコーダのアドレスラインは、ＲＯＭ６の
８つの区域の１つに関して示しである。ＲＯＭの他の７
つの区域は、これと同様である。図の区域においてＸラ
インはページデコーダ１０によってアドレス指定するこ
とができる３章を示す３つの区域５７７．５７８．５７
９に分けられる。φ５の問アドレスライン５８０には出
力が与えられるので、アドレス装置は選択されたＲＯＭ
セルを放電するために接地点への接続を選択的に与える
。５８０の中のラインは、前述のＸアドレスの真及び補
数ラインのペアから成っている。一番上の４本のライン
φＸ、Ｏｘ、１Ｘ及び１ＸはＲＯＭアドレスの最初の２
つの主要区域を選択し、図のいくつかのトランジスタ装
置に接続されている。あるラインがアクティブである時
、その他のラインはアクティブではないので、６１４の
ようなある１つの装置がアクデイプである時接地への接
続を与え、選択されたＲＯＭビットラインセルを放電す
る。これらのラインＯＸ、ＯＸ、ＩＸ及び１ｘのライン
の２組によってＲＯＭビットラインを放電する。ライン
２Ｘ。

２Ｘから５×、５Ｘは、特定のＲＯＭ出力線のセルをア
ドレス指定している。例えばラインＯｘがアクティブで
あればラインＯＸはアクティブでなくなり、装置６１４
．６１５はアクティブでなくなる。装置６１４はピット
線７５３及びＲＯＭビット６１３を接地する接続を与え
る。この接地接続は装置７５４を通って接地６１１まで
つながっている。

第３４ｂ図は読み出し専用メモリ（ＲＯＭ）のタイミン
グを示している。φ１がロウになることによってＣＰＵ
　（Ａ＞の為のＲＯＭ命令の選択が開始される。特に、
Ｉ”（ＯＭの位＠に関するアドレスが選択され、間隔７
１１に示されるφ４及びφ５でＲＯＭＸのｔ４４上ビッ
トの為に駆動される。

またφ４がロウになる時間７１３は、ビット進路及びＹ
デコード回路がプリチャージされる。同じ時間に読み出
し専用メモリの最下位ビットのＸラインへのアドレス線
が放電される。φ４が高くなると７１４、Ｙアコ−１回
路中のブートストラップキャパシタが放電され、ＲＯＭ
　　Ｘの最下位ビットのアドレスラインが、７１４で駆
動される。

φ６がロウになる７１５の間、ＲＯＭ　　Ｙアドレス線
が駆動され、ＲＯＭワードがサンプルとして検知増巾器
に入力される。φ２がロウになる７１２の期間、ＣＰｔ
Ｊ　（Ａ＞の命令呼び出し段階（フェッチサイクル）は
終了し、ＣＰＬＪ　（Ｂ）の命令呼び出し段階が開始さ
れ、ＣＰｔＪ　（Ｂ）でφ４、φ５、φ６の手順がくり
返される。

初期条件設定回路 第３５図は、多重プロセッサシステムの為の初期条件設
定回路が示されている。最初に電源が与えられると、回
路６５４はアクティブになり、φ３がロウとなるときＣ
ＰＵ　（Ａ）に信号ＰＬＪＣＡ又は、電力供給信号を送
る。この信号は、インバータ６９３から出力され多重ゲ
ート６５３へ入力される。同様にφ３がハイである時装
置６９２がアクティブとなりＣＰＵ　（［３）の電力供
給信号がインバータ６９４から多重ゲート６８６に転送
される。多重ゲート６５５も初期条件設定Ａバッド６５
０及び初期条件設定Ｂパッド６５１からの入力とさらに
インバータ６９３からの入力も受けて、テストの有効な
条件をセットする為に設けられている。電源投入により
、ゲート６５３は、テストモードに使用されるレジスタ
Ｒ１４とＲ１５とをゼロにする、ゲート６５５から始ま
るＩＮＴＴＲ信号は、レジスタＲ１４及びＲ１５を交互
に出ノｊから入力へ選択する為に使用されていて、テス
トモードを可能にしている。多重ゲート６５３からのＩ
ＮＩ’ｒＲ信号は、バッドＲＯからＲ１３のレジスタに
初期条件を設定する為に用いる。電力供給手順が両ＣＩ
）　Ｕを初期化し、両ＣＰＵを第３ｄ図のシステムタイ
ミング図に従って始動させる。電力が供給された後、１
つのＣＰＵのみを初期化する場合、１つのＩＮＩＴバッ
ドのみがロウからハイへの処理信号を受けとる。

換言すれば、使用者がＣＰＵ　（Ａ）を初期化したいが
ＣＰＵ　（Ｂ）は作動を続けさせたい場合、バッド６５
０を論理１１１１１にセットすることによりＣＰＵ（Ａ
）は、初期化される。バッド６５１が論理“１′″をう
けとることによってＣＰＵ　（Ｂ）を初期化するときに
も同じことが行われる。一方のＣＰＵが初期化され、他
方が初期化されないか又は、Ｒ１５及びＲ１４で特定さ
れたいくつかのテストモードの下で両ＣＰＬＩを初期化
すると、ゲート６５３の出力は“Ｏ”となるが両方のＣ
ＰＵ（Ａ）及びＣＰＵ　（Ｂ）が初期化されると、ゲー
ト６５５から出力され２つのレジスタＲ１４及びＲ１５
からの入力をそれぞれゲート６６９及び６６８へ入力す
る。装置６８１及び６８２は、初１１１１化信号をクロ
ック同期して適当な時期にＣＰＵへ入力する。装置６８
１は、φ３の間にφ４が発生した時に□信号を受けとる
。装置６８２は、φ４が発生しφ３が発生する時にア、
クチイブとなりその信号をインバータ６６７を通して受
けとる。ゲート６８７及び６８３は、それぞれＣＰＵ　
（Ａ）バッド６５０及びＣＰＵ　（Ｂ）バッド６５１か
らの初■１化信号を受けとる、テスト期間中にゲート６
８０から初期化禁止信号の指示も受けとる。ゲート６８
６の出力は、ＣＰＵ　（Ｂ）の為の初期化信号である。

ゲート６８９の出力はＣＰＵ　（Ａ）の為の初期化信号
である。

Ｒ１４及びＲ１５とＶＡ連する初期条件設定回路は多重
プロセッサシステムのテスト条件を設定する。３つのテ
スト、即ちＲＯＭテスト、ランダム論理入力テスト、及
びランダム論理出力テストの３種のテストが存在する。

テストを特定する為、使用者は“１″又は０″の組合せ
を入力としてＲ１４及びＲ１５に入力する。前述のよう
に初期化モードの１つが実行される間、１犬１４及びＲ
１５は、出力バッファとしての通常の機能よりむしろ入
力バッファとなる。

ＲＯＭテストを開始する為、Ｒ１４には“１′′が入力
されＲ１５にはＯ″が入力され、両方の初期化バッド６
５０及び６５１は、“１″を受けとらなくてはならない
。ＲＯＭテストの期間、ＲＯＭ６の内容は命令バスの中
を移動し出力バッファ１６５によって使用者に出力する
。これを実行する為、第８ｂ図の示す命令ＰＬＡは、出
力ＲＯＭ信号を受けとる。出力ＲＯＭ信号は、ＲＯＭｔ
Ａ報をＣＰＩＪ　（Ａ＞出力バスに入力し、史に出力バ
ッファ１６５に移動する。ＲＯＭテストの実行期間中、
禁止信号が発生され、全ての分岐及び呼び出し命令を禁
止しなければならない。これはゲート６９６．６９５に
よって初期条件設定回路中で実行される。レジスタＲ１
４からの１”はゲート６６９に入力され、同時にテスト
初期化信号が入力される。ゲート６６９の出力はゲート
６８４へ入力され、レジスタ１５へ入力されてＲＯＭテ
ストを規定する０′°も入力される。ゲート６８４の出
力は遂行されるべきＲＯＭテストを表わす。この出力は
初期条件設定回路が電力供給中でないことを示す信号と
ともにゲート６９５へ入力される。ゲート６９５の出力
は、更にクロック同期されるとともにゲート６９６に入
力され、禁止信号を発生する。このテストによって使用
者は、本発明の多重プロセッサシステムの中のＲＯＭに
含まれる全ての命令の段階をふむことが可能となる。

ランダム論理入力テストを実行させる為、両方のパッド
６５０及び６５１が１″を受けとり、パッドＲ１４及び
Ｒ１５は“１″を受けとらなくてはならない。ランダム
論理入力テストは、外部情報源からの命令を実行する為
出力バッファパッド１６５を入力として使うことを可能
とすることでマイクロプロセッサが外部の直属システム
からの命令を実行できるようにしている。その外部から
の命令は、ＲＯＭｅ内に含まれているならば通常命令が
実行される通りに実行される。パッド１５における１″
及びパッド１４にお１プる“１′′は、ゲート６６８及
びゲート６６９それぞれを通って初期条件設定回路に入
ツノされる。これらは更にゲート６８５へ入力される信
号を発生し、ジャム信号を発生する。ジャム信号は〇−
出力バッフ７１６５を入力モードに切換え、０出力バツ
フアからの命令バス７１を駆動している。この信号はさ
らにＣＰＵ　（Ａ）及びＣＰＵ　（Ｂ）の両方に状態を
出力する状態用ｈパッド１５７の為の回路の切り換えに
も使用される。この能力は、使用者が命令の外部的に規
定された手順でマイクロプロセッサシステムをテストす
ることができる点で特有である。外部メモリの呼び出し
は、多重プロセッサシステムの（φ１からφ５までの）
フェイズクロック周期と外部メモリシステムを同期させ
て開始される。ＫＡ入力１０４及びＫＢ人力１５５は、
命令入力として使用される。ＫＡ人力１０４及びＫＢ入
力１５５は、多重入力され、同じマクロ命令サイクル期
間にＣＰＬＪ　（Ａ）入力とＣＰＵ　（Ｂ）入力の機能
を実行可能にする。当分野に関し通常の知識を有する者
であれば、このことは、Ｋ八人力１０４及びＫＢ入力１
５５回路と命令バス７１を接続するＫＡ入力１０４及び
ＫＢ入力１５５回路への転送ゲートを設けることによっ
て可能であることは明らかである。これらの転送ゲート
は、外部のメモリクロック及び同期入力信号とによって
制御され、命令バスへの入力がＣＰＵ　（Ａ）及びＣＰ
ｔＪ　（Ｂ）の入力と多重入力できるようにしている。

同期入力信号と７エイズクロツクに加えて、外部のメモ
リシステムは、共働して制御されるプロセッサカウンタ
とページレジスタも有している。

初期条件設定回路か°らの出力テスト２は、命令バスか
らＲＯＭをとり除きＲＯＭが命令バスに移動しないよう
にあらゆる命令から防ぐ。使用者がＯＩＩ及び“°１″
をパッド１４及び１５にそれぞれ入力し、“１”が２つ
の初Ｉ”ｌ１条件設定バッド６５０．６５１に入力され
ると、ランダム論理出力テストが特定される。ランダム
論理出力テストの目的は、ラインの同じ組に入力された
命令をＣＰＵが実行する一方でＣＰＬＪ　（Ａ）Ｏ−出
力バッフ７１６５による出力を可能にすることである。

これはまずランダム論理入力テストを実行し、命令をＣ
ＰｔＪ　（Ａ）に入力し実行させ、更に出力命令でＣＰ
Ｕを出力モードにし、初＋１１Ｊ化及びテスト回路にラ
ンダム論理出力テストを実行するよう変化させることで
、出力バッファ１６５が前にランダム論理入力テストで
実行された結果を転送可能にして実行される。Ｒ１４及
び１（１５への°０″及び“１″の入力は、それぞれゲ
ート６６９．６６８を通り初期条件設定回路に人力され
る。ゲート６６８ＴＥＳＴ２信号を有効にし、この信号
によってＪＡＭ信号が無効となって〇−出力バツファ１
６５が入力として使用可能となる。ランダム論理テスト
の実行期間中、入力も出力も、φ６の期間は無効期間と
して使用されランダム論理入力テスト及びランダム論理
出力テスト間の切り換えが可能になる。

２入用ゲーム装置の構成 第３６図は第１プレーヤ用キーボード８００として示さ
れる第１プレーヤー人力と、第２プレーヤー用キーボー
ド８０１として示される第２プレーヤー人力、３つのデ
イスプレィ８０２．８０３．８０４を有する２入用ゲー
ム装置の構成が示されている。上記の入力及びデイスプ
レィは全て電子デジタルプロセッサシステムマイクロブ
Ｏセツ号チップ１に接続される。第１プレーヤー用キー
ボード８０ｏからマイクロプロセッサユニット１への入
力は、第１図の中央処理ユニット（Ａ＞の信号グループ
に相当する信号グループ２として示されている。同様に
して中央処理ユニット（Ｂ）の入力は、第１図の中央処
理ユニット（Ｂ）入力と相当する３として示されている
。同じ信号線が第２プレーヤー用デイスプレイ８０４に
出力を与えこれはさらに前に述べたＳＳ線を含むことに
注意しなくてはならない。中央処理ユニット（Ａ）への
出力は、信号グループ５として示され、第１プレーヤー
用デイスプレイ８０２に接続される。Ｒ出力又はレジス
タ出力は信号グループ４として示され共通ゲーム用デイ
スプレィ８０３に接続されている。この構成においてそ
れぞれの中央処理ユニットはプレーヤ用キーボード上の
デイスプレィ及び個々のプレーヤの状態をプレーヤーに
示す、個人用プレーヤデイスプレィを最新にする為用い
られる。更に両中央処理ユニットはゲーム用デイスプレ
ィ８０３に出力を与えている。この構成において、それ
ぞれのプレーヤが、そのプレーヤーの個人的状況と共通
デイスプレィとを見ることができるようにしである。故
に、第１プレーヤーは、第２プレーヤ用デイスプレイ８
０４を見ることはできない。両中央処理コニットは同一
の読み出し専用メモリと、同一のランダムアクセスメモ
リとを呼びだすので、両方の中央処理ユニットは、中央
処理ユニットに分割されたＲＡＭ内に個々のプレーヤー
の情報を記憶する一方で同じ読み出し専用メモリから送
られるゲームアルゴリズムを実行することができる。こ
の構成により、２人の別のプレーヤによるゲームアルゴ
リズムを同時に且つ独立に実行することが可能である。

これらのアルゴリズムの実行が独立して行われる上、こ
れらのアルゴリズムは共通ゲームデイスプレィ８０３に
出力可能である。この共通ゲームデイスプレィ８０３が
、プレーヤーのゲームの状！！！＝いかえるなら両中央
処理ユニットのアルゴリズムの状態を知らせるのである
。

第３８図は２つのゲームアルゴリズムを示している。Ｃ
ＰＵ　（Ａ）へのアルゴリズムは、第１プレーヤー用キ
ーボードを走査する命令、故に第１プレーヤキーボード
からの情報を入力する命令を有している。この実施例で
は第１プレーヤ用の入力としてキーボードが示されてい
るが、当該分野の通常の知識を有する者なら、キーボー
ド以外の伯の入力の形態を用いることができることは明
らかである。第１プレーヤ用キーボードからの入力は、
メモリ内に置かれこれに続くブロックであるアルゴリズ
ムを実行する。このアルゴリズムを実行した結果として
出力情報が健在最新のものにされる。第３のブロックが
与えられ、このアルゴリズムの出力の表示をＲ新にする
。この特定の実施例においては、ＣＰＵ　（Ａ）内のア
ルゴリズムを実行することで第１プレーヤ用デイスプレ
イのみ最新にされる。最後にタイマーが更新させられる
。

タイマーは、任意に設けられて、プレーヤーの考える時
間を示す信号又はゲーム装置を使用しないときこれを終
了させる信号を与える。ＣＰＵ　（Ｂ）へのアルゴリズ
ムは、プレーヤが入力するキーボードの走査を含んでい
る。次に入力される情報がメモリに移され、第２プレー
ヤのアルゴリズムが実行される。このアルゴリズムの出
力は、更にＣＰＵ　（Ａ）の構成と同様に個人用プレー
ヤーデイスプレィに与えられる。更にＣＰｔＪ　（Ｂ）
は、ＣＰＵ　（Ａ）及びＣＰＵ　（Ｂ）によって送られ
た情報を共通ゲームデイスプレィに与えている。これは
ＲＡＭのＣＰＬＪ　（Ａ）用の部分からの情報及びＲＡ
ＭのＣＰｔＪ　（８）用部分からの情報を受けとり、こ
の情報を第３ａ図のブロック７７として示されるＲレジ
スタへのデータを、第３６図に示される信号線４によっ
て共通デイスプレィ８０３に出力することによって可能
である。第３８図に示す様に、ＣＰＵ　（Ａ）のアルゴ
リズム及びＣＰｔＪ　（Ｂ）のアルゴリズムは連続して
同時に実行される。両方の中央処理ユニットが、第３Ｂ
図のＲＯＭ６に含まれた同一のアルゴリズムを使う一方
で、これらの２つ中央処理ユニットは、第３Ａ図のＲＡ
Ｍ８１内の各々の独立して分割された位置に情報を蓄積
している点で独立しているといえる。これらのアルゴリ
ズムを実行する時間分割は−「１から°「４の時間的ス
ロットとして第３７図に示しである。

第３７図は２人用のゲーム装置を示している。

第３６図における構成と同様、第３７図の構成はＣＰｔ
Ｊ　（Ａ）に接続する第１プレーヤー用キーボード８０
５、ＣＰＵ　（Ｂ）に接続する第２プレーヤー用キーボ
ード８０６、及び３つのゲーム用デイスプレィ８０７．
８０８．８０９を有している。

第３７図の構成における違いは、３つのデイスプレィは
全てレジスタ出力から信号ライン４を通って出力される
点である。それぞれのＣＰＵの為の出力は、プレーヤ用
キーボード上にどんな表示があるかを更新する為のみに
使用されている。この構成は、少数の個別のＬＥＤライ
トを用いるようなまったく簡単なデイスプレィ装置およ
び簡単なゲームデイスプレィを個々のプレーヤ用デイス
プレィに用いる時に適している。

第３７図の構成の為のソフトウェアは、第３９図のブロ
ック図で示される。第３９図は第３８図と同様である点
注意してもらいたい。ＣＰＬＪ　（Ａ）の為の第１のブ
ロックは、第１プレーヤ用キーボードを走査して情報を
入力する為に使うソフトウェアを示す。この情報はＲＡ
Ｍ内に置かれ、第２ブロツクで特定された第１プレーヤ
ーのアルゴリズムを実行する。第３ブロツクは、ＲＡＭ
からアルゴリズム出力情報を受けとりその情報を第１プ
レーヤー用デイスプレイに表示する為に使われるソフト
ウェアを示している。同様にして残るブロックはＲＡ　
Ｍから情報を受けとり萌に述べたレジスタ出力を通って
共通デイスプレィに情報を表示する。また同様にＣＰＵ
　（Ｂ）に関しては、第１のブロックはプレーヤーの入
力の読み出しから成り、第２のブロックは、ＲＡＭ内に
記憶される入力情報を用いてプレーヤのアルゴリズムを
実行しアルゴリズムからの情報をＲＡＭに出力すること
から成り、ＲＡＭ内に含まれる出力情報から第２プレー
ヤ用デイスプレイを最新にし、共通デイスプレィを最新
にしている。第３８図に示すソフトウェアと同様に、第
３９図におけるソフトウェアもＴ１からＴ４までのタイ
ミング表で示されるように同時に且つ独立して実行され
る。

当分野において通常の知識を有する者であれば、プレー
ヤ用出力の為の構成が第３７図に示す電子デジタルプロ
セッサシステムの能力を使って変形できることは明らか
であろう。即ち独自のＣＰＵ出力は１個、２個、３個又
はそれ以Ｆのデイスプレィがそこに含まれる複雑性に応
じて与えられる。

当然レジスタ出力に関しても同じことがいえる。

更にこの装置の特別な特徴は、複数のゲームアルゴリズ
ムを同時に且つ独立に実行する点である。

しかしながら、ゲームアルゴリズムの実行は、読み出し
専用メモリ内に含まれる適当なプログラムによって非同
時的にもまた非独立的にも行われ得る。

盪ａ＊ｍｒｏｍ虞 多重プロセッサシステムの応用例が第４０図に示されて
いる。特に、この応用例は、入力源１８ｏ５からの入力
情報の読出しと、入力源表示を最新にし、情報の受けと
りを承認し、アルゴリズムを実行し、その結果を表示す
るものである。この応用例においてデイスプレィ装置１
８０６は液晶デイスプレィ装置を用いる場合、頻繁にリ
フレッシュし最新にすることが必要である。第４０図は
入力装ｆｆ１１８０５とデイスプレィ装置１８０６との
多重プロセッサ装ｖ！１１へのインターフェース１８０
５を示している。ＣＰＵ　（Ａ）は、入力情報を得る為
に入力情報を走査し、入力装＠１８０５を最新にて、入
力情報の受けとりを確認し、読み出し専用メモリＲＯＭ
内に含まれるアルゴリズムを実行し、アルゴリズムの結
果をＲＡ　Ｍ内へ蓄積するのに専ら使用される。ＣＰＬ
Ｊ　（Ｂ）は、デイスプレィ装置８０６を、ＣＰｔＪ　
（Ａ＞によってＲＡＭに導入されたアルゴリズムの出力
をもって最新にする。ＣＰｔＪ　（Ｂ）は、ＣＰｔＪ　
（Ａ）によって書きこまれたＲＡＭの同じ位置を単に読
み出し、この情報を使ってＣＰＵ　（Ｂ）の出力によっ
てデイスプレィを最新にする。この構成内において多重
プロセッサシステムの為のレジスタ出力又は共通出力が
利用されないことに注意しなくてはならない。

第４図は、ＣＰＵ　（Ａ）及びＣＰＵ　（Ｂ）の両方の
ソフトウェアの構成を示している。ＣＰＩＪ（Ａ）にお
いて、第１ブロツク入力情報は、入力装置１８０５を走
査し情報を入力し、ＣＰＵ　（Ａ）出力レジスタによる
入力を確認するソフトウェアを含んでいる。次のブロッ
クは、第２のブロック実行アルゴリズムは、入力装置か
ら得た情報を使って実行されるべき実際のアルゴリズム
を含んでいる。ＣＰＵ　（Ｂ）アルゴリズムの為のブロ
ックは、出力情報を表示し、デイスプレィ１８０６を連
続的にリフレッシュするソフトウェアを簡単に示してい
る。第４０図において前に示した様に、出力情報はＣＰ
Ｕ　（Ｂ）によりアクセスされるＲＡＭ内に与えられ、
この情報はデイスプレィへ出力される。第４１図は、Ｃ
ＰｔＪ　（Ａ＞とＣＰＵ（Ｂ）のソフトウェアが同時に
実行されることを示している。マイクロプロセッサチッ
プにおけるデイスプレィ装置の厳密な必要条件は、デイ
スプレィごとに１つのＣＰＵを専用に与えたこの構成に
よって簡単に充たされる。

本発明の他の実施例もまた考案可能である事は当該分野
の通常の知識を有する者には明らかであろう。このよう
な実施例の他の２つの応用例が第４２図及び第４３図に
示されている。第４２図において、デイスプレィ装置１
８ｏ７は、ＣＰＵ（Ｂ）出力レジスタ及び共通レジスタ
出力の両方からの入力を受けとっている。前に述べた様
に、共通レジスタ出力即ちＲ出力は、ＣＰｔＪ　（Ａ＞
・ＣＰｔＪ　（Ｂ）の両方からアドレス指定可能な出力
装置である。第４２図に示される構成においてＣＰＬＪ
　（Ａ＞は、入力装置１８０５から入力を受けとり、Ｃ
ＰｔＪ　（Ａ）出力による入力を確認し、アルゴリズム
を実行するのに専用に使用され得る。

ＣＰｔＪ　（Ａ）はＲ出力レジスタ出力を通ってデイス
プレィ１８０７に出力を与えることもできる。

ＣＰｔＪ　（Ｂ）のソフトウェアｔよ、出力情報をデイ
スプレィ［２１に与える為専用に使われ得る。

ＣＰＵ　（Ｂ）は、ＣＰｔＪ　（Ａ＞と同様にＣＰＵ（
Ｂ）の出力又はレジスタ出力のいずれかを通って出力さ
れる。

第４３図においてデイスプレィ装置１８０８は、ＣＰＵ
　（Ａ）及びＣＰＵ　（Ｂ）の両方とレジスタ出力又は
Ｒ出力にも接続されている。更にＣＰＵ（Ａ）出力は前
の通り入力装＠１８０５に接続される。この構成におい
て、ＣＰＵ　（Ａ）ソフトウェアは、入力装置を走査し
て情報を入力し、ＣＰＵ　（Δ）出力を通る入力情報を
確認しＣＰＵ（Ａ）ｆＪ力を通るか又はＲ出力のいずれ
かを通ってデイスプレィに情報を与えることを可能にし
人いる。ＣＰＬＪ　（Ｂ）ソフトウェアは、デイスプレ
ィ専用に使われ、ＣＰＵ　（Ｂ）の出力又はＲ出力イン
ターフェースを通し情報を与えている。これら３つの構
成における相違は、情報をデイスプレィに出力する為の
ＣＰＵ　（Ａ＞内のソフトウェアの量である点に注意す
る。これによってリフレッシュを厳重に必要とするデイ
スプレィ装置が、１つのＣＰＵをもう１つのＣＰＵから
のデイスプレィの為の計算的援助の為に専用に設けられ
ている本発明の多重マイクロプロセッサシスアムに簡単
にインターフェースする。第４２及び４３図に示される
デイスプレィ１８０７は両方とも、Ｈｕｇｈｅｓ社（７
）ｌ−ＩＬｃＤ０５３８及びＨＣＬＤＯ５３９，！：い
った液晶デイスプレィを駆動する回路装置に接続される
ドツトマトリクス液晶デイスプレィを用いることができ
る。これらの装置にインターフェースする為、ライン４
上のＲ出力は、情報の出力に使用されライン３及び５の
ＣＰＵ出力は制御信号の出力に使用される。

ｆｉｌ！呈旦旦１ 多重プロセッサシステムを用いた構成が第４４図に示さ
れている。この応用例は電子電話である。

多重プロセッサシステム１は、２と記号のついたＣＰＬ
Ｊ　（Ａ）入力チャンネルを通ってキーボードＶｉＬｆ
＆２８０Ｂに接続されて示される。キーボード装置は、
通常の電話ブツシュボタン（タッチトーンパッド）とし
てＯ−９のデイジットと（＊）と（＃）が加えである。

キーボードは、ＣＰＵにインターフェースされるので、
各々の番号は、個別にＣＰＵ　（Ａ）入力ボートを通っ
て入力される。

更にＣＰＵ　（Ａ）出力はライン５を通ってキーボード
２８０６に接続されこれによりＣＰＵ　（Ａ）に入る番
号は、ＣＰＵ　（Ａ）入力ボートによって確認される。

伝統的に、これは、音や特定の音色の発生によって行わ
れてきたが選択されたランプをつけるなど他の適当な方
法でも行うことができる。多重プロセッサシステムは、
ＣＰｔＪ　（Ｐ）に通るライン３ａを介して電話線イン
ターフェース装置２８ｏ９も接続される。電話線インタ
ーフェース装置は通常の電話線へのインターフェースを
あたえ、オーディオ線をアクティブにし、多重プロセッ
サシステムに接続される音声合成装置２８ｏ７をもアク
ティブにするごとによって、プロセッサが電話に答える
ことを可能にしている。同じ制ｔ１１線によって多重プ
ロセッサシステムは、オーディオ線をアクティブでなく
し、通話が終了したときに有効に電話を切ることもでき
る。さらに、多重プロセッサシステム１は、ライン４を
介しレジスタ出力によって音声合成装置ｆｆｆ２８０７
にも接続される。この音声合成装置は、米国特許筒４゜
２０９．８３６号に開示される装置と同様のものであり
、装置がアクティブとなる時、電子的再生産の為に蓄積
された予め決められたワードを有している。この装置の
機能は、電話をかけてきた人に、受は手が電話にでられ
ないことを知らせ、録音された伝言を残すように依頼す
ることである。

また後述するようにある検知器を追加接続すると、電話
の相手側の人にある特定のい伝言を伝える機能も有する
。第４４図の構成における音声合成装置は、ライン２８
１１を通して、電話線インターフェースを制御している
。さらに、同じ線を通って電話線インターフェースにオ
ーディオ入力を与えている。オーディオ線は音声合成装
置からの伝言を電話の相手に伝える為のものである。制
御線は電話インターフェースのオーディオ線を作動させ
たり停止させたりする為のものである。多重ブＯセッサ
システム１には、ライン３ｂを介しＣＰＵ　（Ｂ）出力
ボートに接続され伝言レコーダ２８０８も接続される。

この伝言レコードは、多重プロセッサシステムによって
アクティブにされ、電話をかけた人からの伝言を録音す
る標準型のチープレコーダーである。これは、ライン３
ｂによって伝言レコーダをアクティブにし、その結果オ
ーディオ部分が、電話線インターフェースからライン２
８１０を介し入力を受けとることによって実行される。

使用者が決めたある所定の時間をすぎると、伝言レコー
ダがＣＩ）ｔＪ（Ｂ）によって切られ、更に電話線イン
ターフェースオーディオ線がライン２８１１によってそ
の接続を切られる。

この構成において、使用者は、多重プロセッサシステム
１をプログラムし、頻繁に使う番号をキーボードに入力
し、多重プロセッサのメモリＲＡＭに記憶させることに
よって、このような番号を記憶させておくことができる
。更に、使用者はキーボードを使って、伝言レコーダー
を作動させ、録音された伝言を再生することができる。

使用者は、さらにキーボードを使って電話の相手に答え
る時にある伝言を再生する為に、電子電話音声合成装置
をプログラムすることも可能である。最後に、使用者は
電子電話をキーボード装置２８０６によってプログラム
し、かかってくる呼びだしをそのままにしておくことも
可能である。換言すれば、機械が電話に答えず、使用者
が電話をとるようにすることもできる。

第４５図を参照すると、電子電話が示され、これは、レ
パートリ−ダイアラ２８１２を有している。前のように
多重プロセッサシステム１はキーボード２８０６と、Ｃ
ＰＬＪ　（Ａ）入力ライン２とＣＰＵ　（Ａ）出力ライ
ン５によって接続される。

ＣＰＵ　（Ｂ）は、電話線インターフェース２８１５に
ＣＰＵ　（Ｂ）入力線３ａを介し接続される。

ＣＰＵ　（Ｂ）出力ボートは、伝言レコーダ２８１３及
びライン３ｂを介し音声合成装置１２８１４に接続され
る。多重プロセッサシステムのレジスタ出力、Ｒ出力は
、レパートリ−ダイアラ２８１２に接続される。レパー
トリ−ダイアラは、オーディオ線及び制ｉｓｉ＊の両方
を含むライン２８１８を通って電話線インターフェース
に接続される。音声合成装置は、音声伝送の為のライン
２８１６を介し、電話線２８１５に接続される。伝言レ
コーダはＮ活線インターフェースに、ライン２８１７を
介し接続され音声を受けとっている。第４５図の構成は
、第４４図の構成と同様な機能を有する。

しかしながら、この構成においては、レパートリ−ダイ
アラがダイヤル信号を電話線インターフェース２８１５
に与えている。レパートリ−ダイアラは、多重プロセッ
サシステムとは別に、頻繁にかかる電話番号を記憶する
機能も有している。故に使用者はある番号を多重プロセ
ッサシステム１のメモリＲＡＭに記憶させるかまたはレ
パートリ−ダイアラ２８１２のメモリにそれらの電話番
号を記憶させることができる。かかってきた呼び出しを
ＣＰＵ　（Ｂ）で検知すると、レジスタライン４及びレ
パートリ−ダイアラ２８１２を通して制御線２８１８が
アクティブとなり、電話線の音声部分をアクティブにす
る。この時、音声合成装置２８１４はＣＰｔＪ　（８）
出力によってライン３ｂを介しアクティブにされる。所
定の音声合成による伝言の出力は、ライン２８１６を通
り電話線インターフェース２８１５に入って電話の伝言
が残されていることを電話の相手に知らせる。音声合成
装置の伝言が電話の相手に送られた後に、ＣＰＬＪ　（
Ｂ）がＣＰＬＪ　（Ｂ）出力にょってライン３ｂを介し
伝言レコーダ２８１３をアクティブにすることによって
オーディオ線２８１７を通り電話をかけた人の伝言を伝
言レコーダ２８１３に録音できる。使用・者指定の時間
がすぎると、ＣＰｔＪ（Ｂ）がＣＰＵ　（１３）出力ボ
ートによってライン３ｂを介し伝言レコーダ２８１３を
停止させる。

同時に、多重プロセッサシステムは、Ｒ出力、ライン４
、及びレパートリ−ダイアラ２８１２がら制御線２８１
３を介して、電話オーディオ線を停止状態にする。

第４６図の電子電話構成は、ライン５を介し、ＣＰＵ　
（Ａ）出力に接続される追加用キーボード入力装［２８
１９のある点を除いて第４４図に示す装置と同様である
。キーボード入力デイスプレィ２８１９は、発光ダイオ
ードデイスプレィと液晶デイスプレィのいずれでもよい
が、キーボード入力から入力された番号を表示する機能
をもつ。

更にこのデイスプレィは、多重プロセッサシステム１の
ＲＡＭ内に記憶された番号を表示することもできる。こ
の構成における他のオペレーションは、第４４図に示す
構成のものと同様である。

第４７図の電子電話構成は、ライン５を介しＣＰＵ　（
Ａ）出力に接続される追加へカディスプレイ２８１９の
あることを除けば第４５図の電子電話構成と同様である
。前に述べた様にキーボード入力デイスプレィ２８１９
は、キーボード２８０６によってライン２を介しＣＰＩ
Ｊ　（Ａ）に入力された電話番号の読みだしたものを使
用者が見ることのできるようにしている。前のように、
デイスプレィ２８１９は、発光ダイオードデイスプレィ
又は、液晶デイスプレィのいずれでもよい。−方、この
構成では、デイスプレィ２８１９は、多重ブＯセッサシ
ステム１のＲＡＭの記憶された番号を表示できデイスプ
レィ２８１９は、レパートリ−ダイアラ２８１２に記憶
された番号を記憶することはできない。このことを除き
、第４７図の構成は、第４５図の構成と同様に機能する
。

第４８図に示す電子電話構成は、ライン３ａを介し、Ｃ
ＰＵ　（Ｂ）に入力される家屋保全センサ２８２０を加
えであることを除き第４７図の電子電話構成と同様であ
る。家屋保全センサ２８２０は、火災探知器、防犯警報
器または、その他、遠隔操作によって作動する装置から
なっている。それぞれの装置は、ＣＰＵ　（Ｂ）への個
別の人力を有している。装置入力は、電子電話内の特定
機能を作動させる。例えば、火災探知器又は、煙探知器
がアクティブになると、ＣＰＵ　（Ｂ）は、検知器２８
２０からライン３ａによって信号をうけとり、レジスタ
出力によってライン４を介しレパートリ−ダイアラ２８
１２をアクティブにし、消防署にダイアルする。または
、他の方法として、消防署の番号が多重プロセッサのＲ
Ｍ内に記憶されておりその番号がコンピュータ制御され
、レパートリ−ダイアラによってライン４を通りレジス
タ出力からダイアルされることもできる。レパートリ−
ダイアラからの音のトーンが従来の押ボタン式（タッチ
トーン）電話と同様な方法で消防署の電話番号を示すタ
ッチトーンと合致させることもできる。レパートリ−ダ
イアラは、ライン２８１８を通り電話線インターフェー
スを介し電話線の音声部分をアクティブにする。これが
実行されると、音声合成装置２８１４をＣＰＵ　（Ｂ）
が、ＣＰＵ出力からライン３ｂを介してアクティブにて
、これにより火災状況と、使用者の住所を知らせる伝言
がくり返され、消防車が至急派遣されるようにする。こ
の伝言は何回かくり返されるが、これは使用者のプログ
ラムによって決められる。

同様な方法で防犯警報器は、作動すると、ＣＰＵ（Ｂ）
に信号を入力し、レパートリ−ダイアラが警察署にダイ
アルし、音声合成装置２８１４によりメツセージが送ら
れるようになっている。更に、遠隔操作装置によって作
動される検知器は、家屋保全センサ２８２０に含むこと
ができる。この遠隔操作装置を作動すると、ＣＰｔＪ　
（Ｂ）はレパートリ−ダイアラを作動させ、医者の番号
をダイアルし、音声合成装ｒｉ２８１４を用いて医者に
使用者の住所に及び救急を必°要としていることを知ら
せる。これらの機能は全て第４８図に示す電子電話によ
って可能である。

第４９図は、ＣＰＬＩ　（Ａ）及びＣＰＬＪ　（Ｂ）の
両方に含まれるソフトウェアのフローチャートを示す。

このフローチャートは省略されているが、当該分野に関
し通常の知識を有する者は、フローチャート内の各々の
ブロックの内容が何であるかを理解できるものと考える
。ＣＰｔＪ　（Ａ）のソフトウェアは、キーボード入力
を監視し、入力を受けた時にレパートリ−ダイアラを作
動させるかまたは、デイスプレィに入力された１１号を
表示するかを決定している。前に述べたように、もしレ
パートリ−ダイアラが作動され、コンビｌ−タ多重ブＯ
セッサシステムに記憶されていない番号が入力された時
、デイスプレィは、実際に呼びだ、されている番号を表
示しない。しかしながら、多重プロセッサシステムのＲ
ＡＭに記憶されている番号であるなら、その番号が使用
者に表示される。

ＣＰＬＪ　（Ｂ）のソフトウェアは電話線インターフェ
ースを、監視し、音声合成装置と伝言レコーダを制御し
ている。もし入来する呼び出しが検知されると、音声合
成装置制御線がアクティブになり、前に述べたように電
話線の音声部分が作動する。

ソフトウェアは、更に音声合成の伝言が終了すると、伝
言レコーダを作動させる。使用者の特定した時間が終わ
るとレコーダの作動が切られ、電話オーディオ線がソフ
トウェア制御によって作動が切られる。入来する呼び出
しがない場合、ＣＰＵ（Ｂ）は、家屋保全センサを走査
する。もし、家屋保全センサが作動されると、ＣＰＵ　
（Ｂ）は使用者のプログラムで特定された特別なレパー
トリ−ダイアラの電話番号を、選択された検知器からう
けとったアクティブな信号に応じてダイアルし、さらに
、プログラムから呼びだされた特定の音声合成の伝言を
出力させる。もし、作動すべき家屋保全センサがみあた
らない場合には、プログラムは入来する呼び出し又は、
作動すべき家屋保全センサの有無の監視ループは続けら
れる。

本発明は特定の実施例につき説明されたが、その趣旨の
範囲内で種々の変更が可能であることは言うまでもない
。次にマイクロ命令の表、命令のセットを参考の為に説
明する。

表Ｉ　マイクロ命令のテーブル ＳＴＯＡＣＣからＭＥＭへ； 書込み制御８９へ与えられ、累算器１５０又は、５．１
９１からの４ビツトの出力が、書きこみ論理８９及びラ
イン８７によってＲＡＭ内の現在のアドレスワード位置
が書きこまれる位置に与えられる。

ＣＫＭ　　ＣＫＢからＭＥＭへ： ＣＫＢ出力線上の４ビツトは、書き込み制ｔｌ１８９及
びライン８７を通って、ＲＡＭ内の現在におけるアドレ
スワード位置が書き込まれる場所へ与えられる。

ＣＫＰ　　ＣＫＢから＋ＡｔＪへ； ＣＫＢ出力線１０８上の４ビツトは、入力選択器１１９
によって加算器１２５の正の入力１２３に与えられる。

ＹＴＰ　　Ｙから＋ＡＵへ； Ｙレジスタ１４８及び１４９の出力８３上の４ビツトは
、入力１０７及びＰ入力選択器１１９を介し加算器１２
５の正の入力１２３に与えられる。

ＭＴＰ　　ＭＥＭから＋ＡＬＩへ； メモリ出力線１０９における４ビツトは出力選択器１１
９によって加算器１２５の正の入力１２３に与えられる
。

ＡＴＮ　　ＡＣＣから−ＡＵへ； 累算器１５０又は１５１の内容は、ライン１１４及び１
１２を介して加算器１２５の負の入力１２４に与えられ
る。

ＮＡＩ　Ｎ　　ＡＣＣから−ＡＵへ： 累算器１５０及び１５１の補数が、ライン１１４及び１
１３を介し、加算器１２５の負の入力１２４に与えられ
る。

ＭＴＮ　　ＭＥＭから−ＡＵへ； メモリ出力線１１０に現われるＲＡＭ８１内における４
ビツトのその時現在のワード及びページのアドレスは、
負の入力選択ｉ？ｉＡＩ　２０によって加算器１２５の
負の入力を与える。

１５ＴＮ　　１５（−１）から−ＡＵへ；定数又はｈｅ
ｘ　Ｆは、加算器１２５の負の入力１２４へ与えられる
。これは、２つの補数的加算による減算又は比較オペレ
ーションに用いる。

ＣＫＮ　　ＣＫＢから−ＡＵへ； ＣＫＢ出力線１１１上の４ビツトは、入力選択器１２０
によって加算器１２５の負の入力１２４に与えられる。

ＮＥ　　ＣＯＭＰから５ＴＡＴｔＪＳへ；加算器１２５
の比較出力ＧＯＭＰは、ライン１２８又は１２９によっ
て状態回路１２７又は１２６に与えられる。

Ｃ８ＣＡＲＲＹ８からＳ　Ｔ　Ａ　’ｒ　ＩＪ　Ｓへ：
加算器１２５のＭＳＢからの桁上げ（ＣＡＲＲＹ）出力
は、ライン１２８又は１２９を介し、状態回路１２６又
は１２７に与えられる。

ＣＩＮ　　ＣＡＲＲＹ　　ＩＮからＡＵへ；表■　命令
の組 呼び出し　　１１　ｘｘｘｘｘｘ ステータスにおける条件；もし状Ｌ！線７５が論理１１
０１１であると、呼び出し命令は実行されない。

もし状態が１″であると、機構は、呼び出しモードとな
る。プログラムカウンタ１９又は４０の内容は、サブル
ーチンレジスタ３３又は５４に記憶される。ページアド
レスレジスタ２１又は４２の中のページアドレスは、そ
れぞれページサブルーチンレジスタ２３又は４４に記憶
される。ページバッファレジスタ３５又は５７の内容は
、ページアドレスレジスタ２１又は４２にロードされる
。

レジスタ２６又は４７の中の章サブルーチンレジスタ２
４又は４５に記憶されている。また章バッファレジスタ
３９又は６１は、新しい章アドレスを与えている。ペー
ジアドレスバッファレジスタ３５又は５７及び、章バッ
ファレジスタ３９又は６１の内容は、ライン１１によっ
て１（ＯＭから受けとる。命令語のフィールドＲ２から
Ｒ８は、ライン２ｏからプログラムカウンタ１９又は４
０にロードされる。呼び出しモードが通常機能を実行呼
び出し及び分岐命令を除き、全ての命令が実行される。

呼びだしモード内における呼び出しの実行が、３つの呼
び出しに有効である。呼び出しモード内の分岐の実行は
３つの呼び出しに有効である。呼びだしモード内の分岐
の実行は現在のＲＯＭページ又は章から離れている間に
実行される。

分岐　　　（ＢＲ）：１０ＸＸＸＸＸＸステータスの条
件：もし状態が論理“０”ならば分岐命令は実行されな
い。もしライン７５の状態が“１″ならば命令語のフィ
ールドＲ２からＲ８は、ライン２ｏからプログラムカウ
ンタ１９又は４０にロードされる。またページバッファ
レジスタ３５又は５７の内容は、ページアドレスレジス
タ２１又は４２内の新しいページアドレスとなる。＠１
様に、章バッファレジスタ３９又は６１内のアドレスは
、章アドレスレジスタ２６又は４７内の新しい章アドレ
スとなる。分岐は、呼び出と同様に状態論理１２６又は
１２７の性質からして無条件となる。状態は分岐又は呼
び出しを良好に実行するとき通常適正の条件である“１
′′である。もし、分岐がすぐに実行されるか又は呼び
出しが状態に影響しない場合、オペレージコンは良好で
ある。状態は、１つの命令サイクルのみに有効である。

故に、分岐オペレーション以前に、多重テストを実行す
ることは、できない。すぐに分岐呼び出しを実行する命
令のみが分岐及び呼び出しが良好であるかどうかを決定
する。状態は分岐命令が終了すると常に論理“１″にも
どる。

（！ｌ！ｌ！１Ｉｉ（ＲピＴＮ）：　００００１１１１
ＣＬＡラツチ３４又はＣＬＢラッチ５５のポインタの変
化、呼び出しモードにおいて実行される時、サブルーチ
ンレジスタ３３又は５４の内容は、プログラムカウンタ
１９又は４０に転送される。

同時に、ページサブルーチンレジスタ２３又は４４の内
容は、ページアドレスレジスタ２１又は４２へ転送され
る。章サブルーチンレジスタ２４又は４５の内容は、章
アドレスレジスタ２６又は４７に転送される。このオペ
レーションは、サブルーチンが完了した後でシステムを
適正な点に戻す。

ライン上のキャリー人力ＣＩＮは、加算器のＬＳＢのキ
ャリー回路に与えられるようになる。

ＡＬＪＴＡ　　ＡＵからＡＣＣへ２ ４本のライン１３０上の加算器１２５の出力は、累算器
レジスタ１５０又は１５１の入力に与えられる。

ＡＬＪＴＹ　　ＡＵからＹへ； ４本のライン１３０上の加算器１２５の出力は、Ｙアド
レスレジスタ１４８又は１４９に与えられる。

ＴＳＬ ＹＮＥＡ命令の実行における状態ラッチ１４３又は１４
４へのステータス。もしＹレジスタ１４８又は１４９が
累算器１５０又は１５１に等しくない場合、状態ラッチ
１４３又は１４４は、論理゛１″にセットされる。もし
等しい場合は、状態ラッチ１４３又は１４４が論理“０
″にセットされる。

０−ドＰレジスタ（ＬＤＰ）：ＯＯ０１ｘｘｘｘＲＯＭ
ページバッファレジスタ３５又は３７は、ライン５６及
び１１上の命令において４ビツトのＲ５からＲ８までの
フィールドをもってロードされる。これは、無条件であ
り、桁上げも比較も状態に入らない。Ｒ５はＩＳＢでＲ
８はＭＳＢである。

章レジスタへのページ転送（ＴＰＯ）：ページバッファ
レジスタ３５又は５７内の２つの最下位ビットがライン
３６又は５８を通って章バッファレジスタ３９又は６１
へ臼−ドされる。

ＡＣＣからＹレジスタへの転送（ＴＡＹ）＝累算器１５
０又は１５１は無条件に、Ｙレジスタ１４８又は１４９
へ転送される。累算器の内容は変更しない。発生するマ
イクロ命令は、八ＴＮ、ＡＵＴＯＹである。

Ｙレジスタから累算器（ＴＹＡ）への転送＝Ｙレジスタ
１４８又は１４９は無条件で累算器１５０又は１５１に
転送される。Ｙレジスタ１４８又は１４９の内容は変更
されない。発生するマイクロ命令はＹＴＰとＡＵ　ｒＯ
Ａである。

累算器のクリア（ＣＬＡ）　：０１１１１１１累算器１
５０又は１５１の内容は無条件に“０″にセットされる
。発生ずるマイクロ命令はＡＵＴＯＡである。

累算器からメモリへの転送（ＴＡＭ）：累算器１５０又
は１５１の内容は、Ｘ及びＹレジスタ９９と１４８又は
１４９によってＲＡＭメモリの位置アドレスに記憶され
る。ＦＡ１１器１５０又は１５１の内容は、変更されな
い。発生するマイクロ命令はＳＴＯである。

累ｔ［から、メモリ及び増加Ｙへの転送（ＴＡＭＩＹＸ
）：０Ｏ１００１０１ 累算器１５０又は１５１の内容は、Ｘレジスタ９９及び
Ｙレジスタ１４８又は１４９によってＲＡ　Ｍのメモリ
の位置アドレスに記憶される。記憶の補数のオペレーシ
ョン後、Ｙレジスタ１４８又は１４９は１だけ増加され
る。最初のＹが１５である場合、状態は“１”にセット
される。無条件。発生されるマイクロ命令はＳＴＯ，Ｙ
ＴＰ。

ＣＩＮ、Ｃ８、ＡＵＴＯＹである。

累算器からメモリ減少Ｙへの転送 （ＴＡＭＤＹＮ　）　　：　００１００１００累算器１
５０又は１５１の内容は、メモリ８１内の現在のアドレ
スされた位置に転送され、Ｙレジスタ１４８又は１４９
が減少される。最初のＹがＯである場合、状態は“１″
にセットされる。

発生されるマイクロ命令はＳＴＯ，ＹＴＰ、１５ＴＮ、
Ｃ８である。

累算器からメモリへの転送及び累算器のクリア（ＴＡＭ
ＺＡ）：００１００１１０ 累算器１５０又は１５１の内容はＸレジスタ９９及びＹ
レジスタ１４８又は１４９によってＲＡＭメモリのアド
レスされた位置に記憶される。

累算器１５０又は１５１は０″にセットしなおされる。

発生するマイクロ命令はＳＴＯ。

ＡｔＪＴＯＡである。

メモリからＹレジスタへの転送（ＴＭＹ）：Ｘレジスタ
９９及びＹレジスタ１４８又は１４９によってアドレス
指定された現在のＲＡＭメモリ内の位置の内容は、無条
件にＹレジスタ１４８又は１４９に転送される。ＲＡＭ
内の記憶情報は変更しない。発生されるマイクロ命令は
ＭＴＰＡＵ　ｒＯＹである。

メモリから累算器への転送（ＴＭＡ）：Ｘレジスタ９９
及びＹレジスタ１４８又は１４９によってアドレス指定
される現在におけるＲＡＭメモリ位置の内容は無条件に
累算器１５０又は１５１へ転送される。ＲＡＭ（ＡＩ）
内の記憶情報は変更されない。無条件であって桁上げ及
び比較の実行は状態に入らない。

メモリと累算器の交換（ＸＭＡ）： Ｘレジスタ９９及びＹレジスタ１４８又は１４９によっ
てアドレス指定される現在におけるＲＡＭメモリ位置の
内容は、累算器と交換される。

即ち、累算器の内容は、メモリ内に蓄積され、ヌメリの
内容は累算器に蓄積される。発生されるマイクロ命令Ｇ
；ｔＭＴＰ、ＳＴＯ，ＡＵＴＯＡＴ−ある。

メモリと累算器を加える＜ＡＭＡＡＣ）：累算器１５０
又は１５１の内容は、Ｙレジスタ９９及びＸレジスタ１
４８又は１４９にアドレス指定されたＲＭＡメモリ８１
の位置の内容に加えられ、その計算結果は、累算器１５
０又は１５１に入力される。その結果、キャリー情報が
状態回路１２６又は１２７に入力される。合計が１５よ
り大きい時、累算器のクリアがセットされる。

ＲＡＭ８１内のメモリ位置の内容は、変更されない。発
生するマイクロ命令は、ＡＴＮ、ＭＴＰ。

ＡｔＪＴＯＡ、Ｃ８である。

メモリから累算器を引＜　（ＳＡＭＡＮ）：累算機１５
０又は１５１の内容は、Ｘレジスタ９９又はＹレジスタ
１４８又は１４９によってアドレス指定されたＲＡＭメ
モリの位置の内容から２の補数追加を用いて引き、それ
ぞれ別々に累算器１５０又は１５１に記憶される。これ
を実行する為、メモリは、累算器プラス１（又はＣＩＮ
＞の補数に加えられ、その結果は、累算器１５０又は１
５１に記憶される。その結果及びキャリー情報が状態１
２６及び１２７へ入力される。もし、累算器が１未満ま
たはメモリに等しい場合、状態は論理゛１″にセットさ
れる。発生されるマイクロ命令は、ＭＴＰ、ＮＡＴＮ、
ＣＩ　Ｎ５ＧＢ、Ａ　Ｕ　Ｔ　ＯＡである。

メモリ増加及び累算器へのロード（ＩＭＡＣ）：Ｘレジ
スタ９９及びＸレジスタ１４８又は１４９によってアド
レス指定されたＲ　Ａ　Ｍメモリ８１の位置は、１だけ
増加され、累算器１５０又は１５１の中に記憶される。

ＲＡＭメモリ８１のもともとの内容は変更されない。結
果のキャリー命令はライン１２８又は１２９を介し、状
態回路１２６又は１２７に入力される。状態は、合計が
１５より大きい場合に論理゛１″にセットされる。発生
されるマイクロ命令は、ＭＴＰ、ＣＩＮ、ＣＢ、Ａ　Ｕ
　Ｔ　Ａである。

メモリ減少及び累算器へのロード（ＤＭＡＮ）：Ｘレジ
スタ９９及びＸレジスタ１４８又は１４９によってアド
レス指定される現在のＲＡＭメモリ位置の内容が１だけ
減少させられ、累算器１５０又は１５１に［１−ドされ
る。メモリの内容は変更されない。結果のキャリー情報
は、状態論理１２６又は１２７に入力される。メモリが
１以上である場合状態は、論理“１″にセットされる。

発生されるマイクロ命令は、ＭＴＰ、１５ＴＮ。

Ｃ８である。

累算器の増加（ＩＡＣ）：０１１１００００累算器１５
０又は１５１の内容は、１だけ増加される。以前の内容
が１５であった場合、桁上げが発生する。状態１２６又
は１２７は論理ｉｉ　１　ｎにセットされる。発生され
るマイクロ命令は、ＣＫＰ、ＡＴＮ、ＣＩＮ、Ｃ８であ
る。

累算器の減少（ＤＡＮ）：０１１１０００１累算器１５
０又ｔよ１５１の内容は、１だけ減少される。累算器の
以前の内容がＯである場合、状態回路１２６及び１２７
は“１″にセットされる。

発生されるマイクロ命令は、ＣＫＰ、ＡＴＮ。

ＣＩＮ、Ｃ８である。

累算器プラス定数を累算機へ（ＡＸＡＡＣ）：０１１１
ｘｘｘｘ 上記の命令は、実際は特定の定数を累算器１５０又は１
５１に加える１３の命令の組である。結果は累算器に残
る。桁上げがある場合、論理“１″が状態回路１２６又
ｔよ１２７に送られる。これらの命令はＡ２ＡＣＣ，Ａ
３ＡＣＣ，Ａ４ＡＣＣ・・・Δ１４ＡＣＣ及び０１１１
００１０から０１１１１１１０までを変更するＯＰコー
ドを有している。ＯＰコードの実際の内容は、ライン７
１上の命令語のＲ５からＲ８までのフィールドがライン
９１を介して加えられる。もし桁りげが発生すると、状
態回路１２６又は１２７は、論理゛１″にセットされる
。発生されるマイクロ命令は、ＣＫＰ、ＡＴＮ、ＣＡで
ある。

Ｙレジスタの増加（ＩＹＣ）： Ｘレジスタ１４８又は１４９の内容は、１だけ増加され
る。結果の桁上げ情報は、状態論理回路１２６又は１２
７に入力される。合計が１５より大きい場合、状態は論
理゛１″にセットされる。

発生されるマイクロ命令は、ＹＴＰ、ＣＡＮ。

Ｃ８、ＡＵＴＯＹである。

Ｙレジスタの減少（ＤＹＮ）： Ｘレジスタ１４８又は１４９は１だけ減少さ礼る。けた
借りが必要でない場合、状態回路１２６及び１２７が“
１″にセットされる。

補数累算器の増加（ＣＰＡＩＺ）： 累算器１５１の内容は、補足されて１だけ増大される。

もし、内容がＯであれば、状態回路１２６及び１２７は
１にセットされる。

累算器の比較（ＡＬＥＭ）：０ＯＯＯＯＯＯ１累算器１
５０または１５１の内容がメモリより少いか１等しい場
合、状態回路１２６及び１２７は１にセットされる。

累算器とメモリの比較ＣＭＮＩ三Ａ）：ｏｏｏｏｏｏ。

メモリ位置が累算器１５０又は１５１に等しくない場合
、状態回路１２６及び１２７が１″にセットされる。

メモリがゼロ以外（ＭＮＥＺ）： ００１’１１１１１ 特定されたメモリ位置がゼロに等しくない場合には、状
態回路１２６又は１２７が１″にセットされる。

Ｙレジスタが累算器と非同−（ＹＮＥＡ）：Ｙレジスタ
１４８又は１４９が累算器１５０又は１５１に等しくな
い場合、状態回路１２６及び１２７は“１′′にセット
される。

Ｙレジスタが定数に非同−（ＹＮＥＣ）：０１０１ｘｘ
ｘｘ Ｙレジスタ１４８または１４９が、特定の定数に等しく
ない場合、状態回路１２６または１２７が１″にセット
される。

テストメモリビット（ＴＳＢＩＴ）： メモリビットをテストし、もし“１″である場合、状態
回路１２６又は１２７は“１″にセットされる。特定さ
れるメモリビットは無条件で１″にセットされる。

リセットメモリビット（ＲＢＩＴ）： 特定のメモリビットがセットし直される。

テストメモリビット（ＴＢＩＴ）： 特定のメモリビットがテストされる。もしパ１”である
場合、状態回路１２６又は１２７は１″にセットされる
。

定数のＹレジスタへの転送（「ＣＹ）：０１００ｘｘｘ
ｘ 特定の定数がＹレジスタ１４８又は１４９に転送される
。

定数をメモリ及び増加レジスタに転送 （ＰＣＭＩＹ）：０１１０ＸＸＸＸ 特定の定数がメモリに転送され、Ｙレジスタ１４８又は
１４９が１だけ増加される。

テストに入力（ＫＮＥＺ）：　００００１１１０１５５
又は１０４からのに入力がゼロに等しい場合、状態回路
１２６又は１２７が“１″にセットされる。

Ｋ入力を累算器に転送（ＴＫＡ）： １０４及び１５５からのに入力は、累算器１５０又は１
５１に転送される。

リセットＲ出力（ＳＥＴＲ）： ０ＯＯ０１１０１ Ｙレジスタ１４８又は１４９によって特定された［く出
力がセットされる。

リセットＲ出力（Ｒ３ＴＲ）　： Ｙレジスタ１４８又は１４９に°よって特定されたＲレ
ジスタはセットし直される。

ＴＡ算器及び状態ラッチからの出力を０出力へ転送（Ｔ
ＤＯ）：０ＯＯ０１０１０ 累算器１５０及び１５１の内容と状態ラッチ１４４又は
１４３の内容は、出力１６２又は１５９に転送される。

ＣＰＵ　（Ｂ）のＩ１０ボートのトグル（ＩＯＣ）：０
ＯＯ０１００１ ＣＰＬＪ　（Ｂ）Ｉ１０ボート１５５は入力カラ出力に
切りかえられる。

×にファイルアドレスをロード（ＬＤＸ）：Ｘレジスタ
９９には、ファイルアドレスがＯ−ドされる。

ＸのＭＳＢを補充（ＣＯＭＸ）：。

０ＯＯＯ１００１ Ｘレジスタ９９の最上位ビットが補充される。

【図面の簡単な説明】

第１図は入力及び出力を詳細に示すマイクロプロセッサ
のチップのブロック図である。 第２ａ図はレジスタの概略図である。 第２ｂ図は第２ａ図のレジスタの為のタイミング図であ
る。 第２Ｃ図は、第２ｂ図のタイミング図に従った第２ａ図
の装置の内容を示すテーブル図である。 第２ｄ図は、第２ａ図のレジスタの第２の実施例を示す
概略図である。 第２ｅ図は、第２ｄ図のレジスタのタイミング図である
。 第２ｆ図は、第２ｅ図に従った第２ｄ図のレジスタの内
容を示すテーブル図である。 第２ｑ図は、第２ａ図のレジスタの第３の実施例を示す
。 第２ｈ図は、第２ａ図のレジスタの組合せの概略図を示
す。 第３ａ−１図、第３ａ−２図、第３ｂ−１図及び第３ｂ
−２図は本発明のデジタルプロセッサ機構のブロック図
である。 第３Ｃ図は、分岐及びサブルーチン呼び出し回路のブロ
ック図である。 第３ｄ図は、ここで示すシステム内のクロック周期に関
し、電圧対時間を示すタイミング図である。 第４ａ図は、正の選択器１１９及び負の選択器１２０と
ともに加算器１２５を示すブロック図である。 第４ｂ図は、加算器１２５のオペレーションの為のタイ
ミング図である。 第５図は、Ｙレジスタ１４８及び１４９と累算器１５０
及び１５１の概略図である。 第６図は、状態回路１２６及び１２７と状態ラッチ１４
３及び１４４の概略図である。 第７図は、定数及びブロック８２のに入力論理部分を示
す概略図である。 第８ａ図は、命令デコーダに関しプログラムする為の論
理配列の部分の概略図である。 第８ｂ図は、命令デコーダの残りの部分図である。 第９ａ図は、「定数及びロードＸレジスタ」の命令デコ
ーダの概略図を示す。 第９ｂ図は、呼び出し命令デコーダの概略図である。 第９Ｃ図は、ページの章命令デコーダへの転送を示す概
略図である。 第９ｄ図は、呼びだし命令デコーダの概略図である。 第９ｅ図は、回帰命令デコーダの概略図である。 第９ｆ図は、分岐命令デコーダの概略図である。 第１０図は、ＣＰＬＪ　（Ａ）入力１１０４及びに人カ
マルチブレクサ１０２の概略図である。 第１１図は、ＣＰＵ　（Ａ）Ｋ入力デバイダー回路９７
の概略図である。 第１２図は、ＣＰＵ　（Ｂ）・入力１５５及び状゛態ビ
ット回路１５７の概略図である。 第１３図は、ＣＰＵ（Ｂ）入力をＣＰｔＪ　（Ｂ）出力
に切りかえるスイッチの概略図である。 第１４図は、Ｋ入力多重回路１０６の概略図である。 第１５図は、ＣＰＵ　（Ａ）出力バッフ７１６２及びＣ
ＰＵ　（Ｂ）出力バッフ７１°５９の概略図をホす。 第１６図は、ＣＰＵ　（Ａ）出力プログラム論理配列１
６４の概略図である。 第１７図は、ＣＰＵ　（Ａ＞出力回路１６５の概略図を
示す。 第１８図はＣＰＵ　（Ａ）プログラムカウンタの概略図
である。 第１９図は、プログラムカウンタ１９内に含まれるフィ
ードバック回路の概略図である。 第２０図は、ＣＰＵ　（Ａ＞サブルーチンラッチ回路３
４の概略図である。 第２１図は、ＣＰＵ　（Ａ）章アドレスレジスタ２６及
び章バッファレジスタ３９の概略図である。 第２２図は、ＣＰＵ　（Ａ）章すブルーヂンレジスタ２
４の概略図である。 第２３図は、ＣＰｔＪ　（Ａ）ページアドレスレジスタ
２１及びＣＰＵ　（Ａ）ページバッファレジスタ３５の
概略図である。 第２４図は、ＣＰＵ（Ａ＞ページサブルーチンレジスタ
２３の概略図である。 第２５図は、ＲＡＭ書き込み多重回路８つの概略図であ
る。 第２６図は、ＲＡＭＹデ］−ド回路７９の概略図である
。 第２７図は、ＣＰＵ　（Ａ）及びＣＰＵ　（Ｂ）Ｘレジ
スタ９９の概略図である。 第２８図は、Ｘデコード回路８８の概略図及びＲＡＭ配
列８１０部分図である。 第２９図は、１（レジスタ回路７７の部分図を示す。 第３０図は、ＲＯ及びＲ１に関するＲレジスタ出力バッ
ファの概略図である。 第３１図は、Ｒ１４及びＲ１５に関する出力バッファの
概略図である。 第３２図は、ＲＯＭＰＣデコーダ８の概略図である。 第３３図は、ＲＯＭページデコーダ１０の概略図及びＲ
ＯＭ出力デバイダの部分図である。 第３４ａ−１図及び第３４ａ−２図は、ＲＯＭ配列６及
びＲＯＭ出力線１１の為の１（ＯＭ配列ドライバーの部
分図である。 第３４ｂ図は、ＲＯＭ配列６のオペレーションの為のタ
イミング図である。 第３５−ＩＭ及び第３５−２図は、デジタルプロセッサ
システムの為の初期条件設定及びテスト回路の概略図で
ある。 第３６図は、個別の中央処理ユニット専用のプレーヤー
用デイスプレィ、及び共通デイスプレィを示す２入用ゲ
ーム構成の装置のブロック図である。 第３７図は２人プレーヤー用デイスプレィ及び共通のＣ
ＰＵ出力に接続された共通ゲームデイスプレィを示す２
入用ゲーム装置のブロック図である。 第３８図は、第３６図の示す構成に関する２つの中央処
理ユニット内で実行されるソフトウェアのブロック図で
ある。 第３９図は、第３７図で示す構成に関する中央処理ユニ
ット内で実行されるソフトウェアのブロック図である。 第４０図は、ＣＰＵ　（Ａ）が全体的にキーボード入力
に専用でありＣＰＵ（１３）が全体的にデイスプレィに
専用である電子装置構成の概略図である。 第４１図は、出力情報をデイスプレィに与える問入力情
報を受けとり、アルゴリズムを実行するＣＰＵ　（Ａ）
及びＣＰＵ　（８）内のソフトウェアのフローチャート
である。 第４２図は、ＣＰＵ　（Ａ）は、入力キーボードに接続
され、ＣＰＵ　（８）はデイスプレィに接続され、電子
デジタルプロセッサシステムの共通出力ボードも又デイ
スプレィに接続される電子装置゛の概略図を示す。 第４３図は、３つの出力ボートがデイスプレィボートに
全て接続され、更にＣＰＩＪ　（Ａ＞出力ボートは、キ
ーボード入力に接続されている電子装置のブロック図で
ある。 第４４図は、キーボード、処理ユニット音声合成装置、
伝言録音器及び電話線インターフェースを含むブロック
図である。 第４５図は、キーボード処理ユニットレパートリ−ダイ
アラ伝言レコーダ、音声合成装置及び電話線人力フェイ
ズを含む電子′電話のブロック図である。 第４６図は、キーボード、キーボードデイスプレィ、音
声合成装置伝言レコーダ及び電話線インターフェースを
含む電子電話のブロック図である。 第４７図は両中央処理コニットに関するソフトウェアを
示すフローチャートである。 第４Ｂ図は、キーボード、処理ユニット、キーボードデ
イスプレィ、レパートリダイアう、伝言レコーダ、音声
合成装置及び電話線インターフェースを含む電子電話の
ブロック図である。 第４９図は、キーボード、処理ユニツート、キーボード
デイスプレィ、レパートリダイアラ、伝言レコーダ、音
声合成装置、電話線インターフェース及び家屋保全セン
ナ−を含む電子電話のブロック図である。

Claims (1)

【特許請求の範囲】
1. （１）電子デジタルプロセッサ機能を含む電子電話装置
   に於て、 キーボード入力手段と； 電話線インターフェースと； 電話線インターフェースと接続される電号録音再生装置
   と； 電話線インターフェースと接続される音声合成手段とを
   有する電子電話装置であって； データを記憶し上記データに対するオペレーションを規
   定するコマンドを記憶するメモリ手段と；上記データに
   おける上記オペレーションを実行する演算論理回路と； 上記データに対し上記コマンドを実行する独立且つ同時
   に操作可能な第１及び第２の中央処理ユニットと； 上記メモリから上記コマンドを及び上記データを受けと
   り、上記コマンドを上記第１及び第２の中央処理ユニッ
   トに転送する制御回路と； 上記キーボード入力手段に接続され、電話番号入力を上
   記第１の中央処理ユニットに与える第１の入力手段と； 上記キーボード入力手段に接続され、上記入力電話番号
   を確認する第１の出力手段と； 上記電話線インターフェースに接続され、到来する電話
   呼び出しを感知する第２の入力手段と；上記伝言録音再
   生装置を作動させ、上記到来する電話呼び出しを録音さ
   せる第２の出力手段と；上記音声合成手段に接続され、
   電話線インターフエースへの音声合成手段のオーディオ
   連絡機能を起動し、所定の音声合成伝言で上記到来した
   電話呼び出しに答えさせる第３の出力手段と；第１の中
   央処理ユニットを上記メモリ手段、上記演算論理手段、
   上記第１の入力手段、上記第１の出力手段及び上記第３
   の出力手段に接続し、更に上記第２の中央処理ユニット
   を上記メモリ手段、上記演算論理手段、上記第２の入力
   手段、上記第２の出力手段及び上記第３の出力手段に接
   続する複数のデータバスを有する電子電話装置