JPH0640322B2 - 電子デジタルプロセッサ機構 - Google Patents

Description

【発明の詳細な説明】 本発明は多重デジタルプロセツサ機構に関する。

コンピユータは、開発開始以来年々、大きさおよび性能
が増加し続けている。コンピユータの性能が増加するに
つれて、コンピユータはいくつかの異る機能を持つこと
が必要となつた。たくさんのコンピユータ使用者がコン
ピユータを使用する時、伝統的にたくさんの異る使用者
がコンピユータに働きかけることを可能にする時間配分
と呼ばれるシステムが用いられていた。しかしながら時
がたつにつれて、たくさんのより複雑な問題が発生し、
同時的な処理機能を必要とするようになつてきた。その
時代では、大部分のコンピユータは巨大な中央処理シス
テムであつた。大きな記憶バンクと専用の入力／出力
（Ｉ／Ｏ）を有する中央処理装置から成るこの種の構成
は、このようなより高度で複雑な問題を解決する時には
不都合であることが判明した。発生した重大な問題の１
つは、主要な中央処理ユニツト（CPU）からI/O部分を切
り離し、I/Oが独立して情報を入力、出力する一方、CPU
が問題解決の為働くようにする必要性である。

６０年代半ばから後半にかけて、ミニコンピユータが新
しい型のコンピユータ構造として現われた。ミニコンピ
ユータは、当時現存していた大部分の大型コンピユータ
の中のCPUよりいくらか小さいCPUから成つていた。ミニ
コンピユータは、従来の大型コンピユータよりはるかに
少いメモリを有していた。しかしながら、ミニコンピユ
ータの導入は、情報処理機能を有する装置（インテリジ
エント装置）が作られることを可能にした。情報処理機
能を有する装置とは、その装置が接続される他のいかな
る処理システムからも独立して、操作可能である独自の
処理能力を有す装置である。この新しいミニコンピユー
タ構造は、I/O部分の独自性を与える問題といつたよう
なたくさんの複雑な問題を解決した。

この同じ時点に集積回路が発展した。1960年代の集積回
路は、１チツプ当り１０から１２のゲートから成つてい
る小規模集積回路（SSI）から成りたつていた。１９６
０年代後半を通して、中規模集積回路が開発され、１チ
ツプ当りのゲート数を１００から１０００に増加させ
た。そして、１９７０年代において、大規模集積回路
（LSI）および超大規模集積回路（VLSI）が開発され、
１チツプ当りのゲート数を５0,0００の高さまで飛躍さ
せた。ゲート数が増加するに従つて、このようなチツプ
の性能が比例的に増加した。その後、１９７０年代の同
じ頃に、初めての基板上に形成されたコンピユータシス
テムが開発された。このようなコンピユータは、同一の
プリト回路基板上にCPUと記憶装置を有していた。これ
によりあるコンピユータ構造を試験することも可能とな
つた。コンピユータの性能をあげる為には３つの対応策
が可能であつた。第１の対応策は、正確さを確実とする
為、ワードのサイズを増大させることであつた。制御の
為の応用に対してこの方法は、あまり利点を与えない。
第２の対応策は、メモリのサイズを増大することであ
る。この方法は、キヤツシユメモリ（cache memories）
のようなメモリ構造を使用しなければ、コスト高となつ
た。基板上のコンピユータ又はチツプ上のコンピユータ
に関し、メモリを形成できる面積は限られているので、
この方法も完全な解決策とはいえなかつた。CPUの数を
増加させるという第３の対応策が最も実際的のように思
われる。新しい構造は、中央で制御され互に結合された
ミニコンピユータを含むようになつた。開発された構造
の主な２つのタイプは、連合型システムと分配型システ
ムである。連合型システムは、単一または多重データバ
スに結合されたたくさんのプロセツサを含み、そのうち
のひとつがマスターであつた、単一または複数のデータ
バス上を転送されるデータを制御するものであつた。通
常連合型システムにおいて、各々のプロセツサは他のプ
ロセツサから完全にハードウエアにおいてもソフトウエ
アにおいても独立していた。即ち、各々のプロセツサ
は、独自の処理ユニツトおよび独自のメモリを有してい
た。連合型システムにおける利点は、１つのプロセツサ
が１つのシステムを制御することによつて、たくさんの
プロセツサが、たくさんの異る使用者にサービスを与え
られることを可能にしたことである。しかしながら、連
合型システムの欠点は、システム制御用ソフトウエア、
即ち、単一の又は複数のデータバスにおいてそれぞれ異
るプロセツサを制御するソフトウエア、が複雑であると
いうことである。そのソフトウエアは、とても複雑なも
のとなり、ライン上のプロセツサの全てが必ずしもその
全性能を発揮できないであろうという効率低下をひきお
こす可能性もでてくるのである。コンピユータ構造にお
けるもう一つの選択肢は、分配型システムである。この
システムは、連合型システムにおけるような単数又は複
数のデータバスを介し接続される異なる処理ユニツトか
ら成るが、１つのプロセツサによつて残るプロセツサ上
に支配を及ぼすことはない。むしろ、支配はプロセツサ
に共通の約束事（プロトコル）の中にあるのと同様にデ
ータバースループ周辺のプロセツサからプロセツサへ転
送されるか、又はそれぞれのプロセツサが必要に応じて
他のプロセツサから独立してバスにアクセスできるよう
になつている。加えて、いくつかの分配型システムのプ
ロセツサは、同じメモリモデユールを使用できるので、
あるプロセツサが実際にデータバスにアクセスせずに、
他のプロセツサと通信することができる。データバスが
コンピユータ構造の両タイプにおいて錠を握つている。
その結果、たくさんの異つたデータバスプロトコルが開
発発展された。最も、よく知られたデータバスプロトコ
ルは、EIA RS−２３２インターフエースである。このＲ
Ｓ−２３２インターフエースの標準型は、連続二進数変
換を用いてデータターミナル装置とデータ通信装置との
間のインターフエース機能を与えている。その標準は電
気的信号特性コネクタピンの選定、連続２進数変換を示
す機能的内部交換回路図を特定する。もう１つのデータ
バス標準には、プログラム可能な手段の為のデジタル型
インターフエースであるIEEE４８８である。多重データ
バス標準は、中央バス制御装置を用いたビツトシリアル
伝送の為の標準であるMIL−STD−１５５３で与えられ
る。このようなバスプロトコル標準が複雑になればなる
程、これらのバス構造を制御するのに必要なソフトウエ
アはますます複雑になる。分配型コンピユータシステム
の開発に関する参考書としては１９８０年Prentiss-Hal
l発行のタイ・ウイツツマン（Tay witzmann）による
「分配型マイクロミニコンピユータシステム」を掲げ
る。開示される発明は、同じ半導体を使用することがで
きる多重プロセツサシステムを説明することによつてデ
ータバス構造並びにデータバスソフトウエアに関する全
ての問題点を解消するものである。

現在のマイクロプロセツサチツプの先駆は、小型電子計
算器に使われた半導体アレイであつた。このような例に
テキサスインスツルメンツに譲渡された１９７４年６月
２５日発行のキルビー、メリマン、バンタセルによる米
国特許第3,891,921号がある。計算器の為のこのような
集積回路アレイの発明以来、年を経るにつれ、技術の大
きな進歩はそのサイズ、出力、価格および半導体チツの
機能並びに信頼性において飛躍的な改良を遂げてきた。
単一のプロセツサ構造と同様の型を有する初期のマイク
ロプロセツサシステムが、テキサスインスツルメンツ譲
渡されたコーデル、レイモンドによる１９７６年１１月
９日発行の米国特許第3,9９1,3０５号および、同じくテ
キサスインスツルメンツに譲渡されたグラハム・Ｆ・タ
ブによる「コード変換器付マイクロコンピユータ」と題
する１９７７年１２月２０日発行の米国特許第4,0６4,5
４４号に示されている。これらの２つの特許は２重型で
ある本発明と類似する単一型マイクロプロセツサ構造を
開示している。

本発明に従うと、互いに独立し、同時に操作可能な２つ
で１組のレジスタを含む電子デジタル型多重プロセツサ
システムが与えられる。第１の実施例において命令コー
ドを記憶する為の１つのROMと、情報を記憶する１つのR
AMと、コマンドに基づき情報に対し演算を実行する１つ
の演算論理ユニツト（ALU）と、ROMからの命令コードに
応答してこれらのコマンドを発生する制御回路とを含
む、プロセツサシステムが使用されている。この演算論
理ユニツトは、ある階級の命令コードから発生されたマ
イクロ命令のグループによつて制御される。一方、他の
階級の命令コードは、定数のフイールドを含んでいる。
データ通路の組が与えられており、これが上記のRAM，R
OM，演算論理ユニツトおよび制御回路とレジスタの組と
を接続している。このレジスタの組は、演算論理ユニツ
トに基づき操作される情報を記憶し、RAMの中の情報の
番地とROMの中の命令とを記憶する。上記制御回路は、
両方のレジスタの組における命令を同時に独立して実行
する為に与えられている。このような同時操作は、第２
のレジスタの組が演算論理ユニツトにアクセスすると同
時に、第１のレジスタの組がROMにアクセスすることに
よつて、実行される。

本発明の他の実施例においては、命令コードを記憶する
ROMと、情報を記憶するRAMと、コマンドに従う情報に於
るオペレーシヨンを実行する演算ユニツトと、命令コー
ドに応答してこれらのコマンドを発生する制御回路と、
入力ポートおよび出力ポートと、独立し、同時に操作可
能な２つで一組のレジスタとを含む電子デジタル型多重
プロセツサシステムが与えられている。このシステム
は、単一のMOS/LSI半導体チツプ上に作られている。入
力ポートは、データをレジスタの組に入力する為に各々
のレジスタセツトに個別的に専用に設けられている。出
力ポートは、システムの中で処理されたデータを表示す
る為に設けられる。一組のデータ進路が、上記のROM，R
AM，演算論理ユニツト、入力ポート、出力ポート、およ
び制御回路と複数のレヂスタの組とを接続している。

本発明の他の実施例において、ペアの電界効果型装置と
ペアのクロツク同期装置から成る閉鎖型回路ループが与
えられる。上記閉鎖型回路ループは、クロツク同期回路
が電界効果型装置を分離するように配列される。

本発明の他の実施例において、第１のクロツク同期装置
のペアの中の第２のクロツク同期装置の第２の端子は、
第１の電界効果型装置のペアの中の第１の電界効果型装
置の入力へと接続される。第１の電界効果型装置のペア
の中の第１の電界効果型装置の出力は、第１のクロツク
同期装置のペアの中の第１のクロツク同期装置の第１の
端子へ接続される。第１のクロツク同期装置のペアの中
の第１のクロツク同期装置の第２の端子は、第１の電界
効果型装置のペアの中の第２の電界効果型装置の入力へ
接続される。第１の電界効果型装置のペアの中の第２の
電界効果型装置の出力は、第２のクロツク同期装置のペ
アの中の第１のクロツク同期装置の第１の端子に接続さ
れる。第２のクロツク同期装置のペアの中の第１のクロ
ツク同期装置の第２の端子は、第２の電界効果型装置の
ペアの中の第１の電界効果型装置の入力に接続される。
第２の電界効果型装置のペアの中の第１の電界効果型装
置の出力は、第１のクロツク同期装置のペアの中の第２
のクロツク同期装置の第１の端子に接続される。第１の
クロツク同期装置のペアの中の第２のクロツク同期装置
の第２の端子は、次に、第２の電界効果型装置のペアの
中の第２の電界効果型装置の入力へ接続される。第２の
電界効果型装置のペアの中の第２の電界効果型装置の出
力は、第２のクロツク同期装置のペアの中の第２のクロ
ツク同期装置の第１の端子に接続され回路ループは閉鎖
される。クロツク同期装置のペアの交互のクロツク同期
は、作動中のクロツク同期装置を通してある電界効果型
装置が次の電界効果型装置を更新することに役立つてい
る。一方、これらの電界効果型装置は、非作動クロツク
同期装置によつて、閉鎖型ループ回路の残りから分離さ
れている。情報は、電界効果型装置のペアを通つて情報
が循環することによつて、ループ内に蓄積され得る。電
界効果型装置のペアの数、同様にクロツク同期装置のペ
アの数は、電界効果型装置とクロツク同期装置とが先に
述べた様に配列可能な限り増加しうることは、この分野
の通常の知識を有する当業者には明らかである。閉鎖型
回路ループに記憶される情報ビツト数は、閉鎖型回路ル
ープにおける電界効果型装置のペアおよびクロツク同期
装置のペアの数と等しい。クロツク同期装置と電界効果
型装置の入力側との間に入力端子を接続することによつ
て、この閉鎖型回路ループに入力端子を備えることがで
きる。クロツク同期装置と、電界効果型装置の出力側と
の間に出力端子を接続することによつて、この閉鎖型回
路ループに、出力端子を備えつけることができる。入
力、出力装置はいずれも、情報記憶機能又はデマルチプ
レクス機能を実行する為にこの回路に加えられるもので
あることは等業者にとつて明らかである。

本発明の他の実施例において、閉鎖型ループ回路の配列
が与えられ、情報の平行蓄積を可能にしている。平行の
数ビツトが記憶されるレジスタを構成するために、いか
なる数の閉鎖型ループ回路も配列することができること
は当業者に明らかであろう。平行する閉鎖型ループ回路
間の交差接続が、隣接する閉鎖型ループ回路間における
情報の簡単な入れかえによる掛算、割算を含む、交差結
合能力を与えていることもまた当業者にとつて明らかで
あろう。

本発明の他の実施例において、複数の中央処理ユニツト
を含む電子デジタル型処理システムが与えられる。この
プロセツサシステムは、命令コードを記憶するROM、情
報を蓄積するRAM、命令コードに応答してコマンドを発
生する制御回路から送られるコマンドのもとに情報に対
するオペレーシヨンを実行する演算ユニツトを有してい
る。上記演算ユニツトは、命令コードのある階級から発
生されるマイクロ命令のグループによつて制御されてい
る。一方、命令コードの他の階級は、「アキユムレータ
内の複数の定数と定数との比較」といつた様ないくつか
のオペレーシヨンに使用される定数のフイールドを含ん
でいる。複数の中央処理ユニツトは独立して同時に作動
し、RAMから得た情報に対し命令を実行し、ROM，RAM、
演算ユニツトおよび中央処理ユニツト回路を接続するデ
ータ進路の単一の組を共用する。

本発明の他の実施例において、電子デジタル型プロセツ
サシステムが示され、これは、命令を記憶するROMと、
情報を記憶するRAMと、制御用コマンドのもとに情報に
対し操作を実行する演算ユニツトと、命令コードに応答
してコマンドを発生する制御回路と、入力手段、出力手
段および複数の中央処理ユニツトを含んでいる。このシ
ステムは、単一のMOS/LSI半導体チツプ上に作られてい
る。中央処理ユニツトは、演算ユニツト、RAM、出力お
よび入力を制御することによる情報に対しコマンドを実
行する。複数の中央処理ユニツトは、ROM，RAM、演算ユ
ニツト、制御回路、および中央処理ユニツトの入出力を
結合するデータ通路の単一の組を共用する。

本発明の他の実施例において、２人用ゲーム装置が与え
られ、これは、ゲームデイスプレイ、デジタルプロセツ
サシステムに接続されたプレーヤ用入力装置を含み、更
に１つのメモリを共用しあう２つの独立に別々に操作可
能な中央処理ユニツトと、演算論理回路及び２つの処理
ユニツトのオペレーシヨンを制御する制御回路をも有し
ている。メモリを共用し合う２つの独立する中央処理ユ
ニツトを用いることにより、ゲームのアルゴリズムは、
２人のプレーヤーが同時にゲーム装置に入力を与えられ
る様な方法で実行される。

２人用ゲーム装置におけるひとつの実施例は、第１及び
第２のプレーヤの入力、第１および第２のプレーヤの為
のデイスプレイ装置およびゲームデイスプレイ装置を含
みこれらは全て単一の電子デジタルプロセツサシステム
に接続されている。この例は２つの独立して同時に操作
可能な中央処理ユニツトをさらに含む。上記電子デジタ
ルプロセツサシステムは、さらに、ゲームの情報の蓄積
およびゲームプログラムの蓄積の為の単一の共用し合う
メモリと、２つの中央処理ユニツトおよびこれら２つの
中央処理ユニツトを操作、制御する為の制御回路の両方
に使用される、演算論理ユニツトを有している。第１の
中央処理ユニツトは、１つのプレーヤー入力への接続と
そのプレーヤの為のデイスプレイへの接続とを有してい
る。同様に第２の中央処理ユニツトは、第２のプレーヤ
の入力と、そのプレーヤーのデイスプレイへの接続を有
している。加えて、両中央処理ユニツトは、共通のゲー
ム状況デイスプレイ装置上に情報を表示することができ
る。デジタル型プロセツサシステムは、さらに、中央処
理ユニツト内の情報の転送および中央処理ユニツトへの
転送の為の入力とデイスプレイ出力との間のデータ進路
を有している。この２重プロセツサ構成は、２人のプレ
ーヤーの同時的ゲームオペレーシヨンの為のゲームのア
ルゴリズムを同時に独立して実行することを可能にして
いる。

本発明の他の実施例において、電子デジタルプロセツサ
システムに接続されるキーボードおよびデイスプレイ装
置を含む電子装置が示されている。上記電子デジタルプ
ロセツサシステムは、さらに、メモリと演算論理ユニツ
トおよび同時に独立して操作可能な２つの中央処理ユニ
ツトを有している。加えて、上記デジタルプロセツサシ
ステムは第１の中央制御ユニツト専用の入力ポート及
び、第１の中央処理ユニツト専用の出力ポートと、第２
の中央処理ユニツト専用の出力ポートおよび両方の中央
処理ユニツトに共通であり、いずれの中央処理ユニツト
によつても使用可能な第３の出力ポートを有している。
キーボードは、第１の中央処理ユニツト入力に接続さ
れ、デイスプレイ装置は、第２の中央処理ユニツトの個
別の出力ポートに接続される。デジタルプロセツサユニ
ツトの機能的アルゴリズムは、第１の中央処理ユニツト
の入力ポートに接続されるキーボードから情報を受とる
第１の中央処理ユニツト内で実行される。機能的アルゴ
リズムの為の出力情報は、両方の中央処理ユニツトに共
通なメモリ内に置かれる。第２の中央処理ユニツトは、
デイスプレイを新たにするのに専用に使われる。第１の
中央処理ユニツトで作られた機能的アルゴリズム計算か
らの出力情報を、デイスプレイを新たにする為、第２の
中央処理ユニツトが共通メモリから受けとる。両中央処
理システムは、同時に独立に操作可能な型式で操作され
るので、機能的アルゴリズムからの出力情報は、デジタ
ルプロセツサメモリ装置に出力情報が記憶されるとすぐ
に表示される。

本発明の他の実施例において、第１の中央処理ユニツト
の出力ポートは、第１の中央処理ユニツトに入力されて
いる情報を表示する為に、キーボードに接続される。第
２の中央処理ユニツトの出力ポートは、前述の様に第２
の中央処理ユニツト専用に接続される。この構成におい
て、第１の中央処理ユニツトが、入力情報を受けとるの
で、キーボードデイスプレイ装置は、第１の中央処理ユ
ニツトによつて最新の情報を得、第２の中央処理ユニツ
トは、前述の様にデイスプレイを最新にする。

本発明の他の実施例において、デジタルプロセツサシス
テムは、３つの出力ポートを有している。即ち、２つの
中央処理ユニツトからの２つの出力ポート及び両方の中
央処理ユニツトに共通する、第３の出力ポートである。
この構成において、第１図の中央処理ユニツトの為の第
１の出力ポートは入力用キーボードに接続され、第１の
中央処理ユニツトによつて受けとられる入力情報を、入
力キーボードに表示する。第２の中央処理ユニツトの為
の出力ポートおよび共通出力ポートは、デイスプレイ装
置に接続される。この構成においては、第２の中央処理
ユニツトにおけるアルゴリズムが先に述べた様にデイス
プレイ装置に対し情報を新たにする為に使われているの
に対して、第１の中央処理ユニツトにおける機能的アル
ゴリズムは、キーボード入力デイスプレイ装置を最新に
する為に役立つている。加えて、第１の中央処理ユニツ
トは、共通出力を通して情報を出力することによつてデ
イスプレイ装置に直接書きこみを行うことができる。

本発明の他の実施例において、３つの出力ポートを持つ
電子デジタルプロセツサシステムが与えられている。３
つの出力ポートは、２つの中央処理ユニツトのそれぞれ
の出力ポートおよび共通出力ポートであり、この３つの
出力ポートは全て、単一のデイスプレイ装置に接続され
ている。更に、第１の中央処理ユニツト専用の出力ポー
トは、キーボード入力に接続されている。機能的アルゴ
リズムは、第１の中央処理ユニツトで実行され、加え
て、第１の中央処理ユニツトは、キーボード入力デイス
プレイを最新にて、入力情報を確認する。第２の中央処
理ユニツトは、先に述べたように、デイスプレイを新た
にする為役立つている。しかしながら、この構成におい
て、第１の中央処理ユニツトは、第１の中央処理ユニツ
ト専用に設けられた出力ポート又は両方の中央処理ユニ
ツトに共通する出力ポートを通り、デイスプレイ装置へ
直接出力することができる。

本発明の他の実施例において、電子電話が与えられてお
り、この電子電話は、キーボードインターフエース、音
声合成装置、メツセージ録音装置、および電話ラインへ
のインターフエースを有している。電話ラインインター
フエースとメツセージ録音装置の間には、可聴周波数に
よる接続があり、オーデイオ制御ラインが音声合成装置
と電話ラインインターフエースの間をインターフエイス
する。音声合成装置は、入来する呼び出しの発生に基づ
き電話の呼出人にメツセージを送り、入来する呼出しの
発生に基づきそのラインに答えて、使用者の特定した時
間が経過した後にラインを終了させることによつて電話
ラインインターフエースを制御する。メツセージ録音装
置は、可聴周波数による接続で電話ラインインターフエ
ースと接続されることで入来する呼び出し人の電話メツ
セージを録音する。本実施例はさらに、それぞれの中央
制御ユニツトの入力ポート、出力ポートおよび、両中央
処理ユニツトによつてアドレス指定される出力ポートを
有する独立で個別に操作可能な２つの中央処理システム
を含む電子デジタルプロセツサシステムを有している。
キーボードは、第１の中央処理ユニツトの入力に接続さ
れ、第１の中央処理ユニツトの出力へ接続される。第１
の中央処理ユニツトは、入力ポートを通して使用者によ
り入力される電話番号を受けとり、第１の中央処理ユニ
ツトの出力ポートを通してこの電話番号の入力を確認す
る。第２の中央処理ユニツトの入力は、電話ラインイン
ターフエイスに接続され、入来する電話呼び出しの発生
を受けとる。共通出力は、音声合成装置に接続される。
入来した電話呼出しの発生に基づき、第２の中央処理ユ
ニツトは、音声合成装置を作動させ、電話ラインインタ
ーフエイスと接続される制御ラインによつて電話に答
え、電話ラインインターフエイスに接続される可聴周波
数ラインによつて予め決められたメツセージを電話の呼
び出し人に伝える。第２の中央処理ユニツトの出力ポー
トは、メツセージ録音装置を作動させる為メツセージ録
音装置に接続され、音声合成のメツセージが完了した後
に入来した電話呼び出し人からのメツセージを録音す
る。使用者の特定した時間が終わると、音声合成制御ラ
インは、電話ラインインターフエースの可聴周波数ライ
ンの接続を切る。

他の実施例において、デイスプレイ装置は、第１の中央
処理ユニツトの出力に接続され、キーボードによつて入
力された電話番号を表示するようにすることができる。
加えて、レパートリーダイアラは、共通出力ポートに接
続され、音声合成装置とメツセージ録音装置は第２の中
央処理ユニツトの出力ポートに接続される。レパートリ
ーダイアラは、使用者が頻繁に使う電話番号を予め記憶
させ、キーボード入力によつてレパートリーダイアラは
中に記憶された番号をアドレス指定することによつて、
電話ラインイターフエイスに於いて上記のような番号を
作動させることを可能にしている。更に、家屋保全セン
サーを第２の中央処理ユニツトに、その入力ポートを介
して接続し、本発明につけ加えることができる。このよ
うな家屋保全センサーは、火災探知器、防犯検知器およ
び遠隔制御ユニツトからの信号によつて作動し得る検知
器とを含んでいる。火災検知器によつて火災の発生を知
ると、消防署が呼びだされ、火災の存在と家の住所に関
する事柄が音声合成装置によつて知らされる。更に防犯
検知器が作動すると、警察署に同様にして連絡される。
遠隔制御装置は、医者を必要とする救急の場合に電子電
話を作動させることができる。故に、予め記憶させてお
いた医者の番号を自動的にダイアルし、音声合成装置に
よつて緊急メツセージを医者に知らせることが可能とな
るのである。

本発明の他の実施例において、コマンドを記憶するROM
情報を記憶するRAM、演算論理ユニツト、独立して同時
に操作可能な２つの中央処理ユニツト、第１の中央処理
ユニツトの為の入力ポート、第２の中央処理ユニツトの
為の入力ポート、第１の中央処理ユニツトの為の出力ポ
ート、第２の中央処理ユニツトの為の出力ポート、第１
及び第２の中央処理ユニツトの両方で共用しあう出力ポ
ート、上記ROMからコマンドをまたRAMから情報を受け取
る制御回路、および中央処理ユニツトと上記ROM、RAM、
演算論理ユニツト、それぞれの入力ポート、それぞれの
出力ポートおよび制御回路を接続する複数のデータ進路
とを含む電子デジタル多重処理システムが与えられてい
る。上記制御回路は第２の中央処理ユニツトが演算論理
ユニツトにアクセスさせると同時に第１の中央処理ユニ
ツトをROMにアクセスさせることによつて、両方の中央
処理ユニツトによる命令を同時に実行することを可能に
している。入力から出力への変更は、制御回路で作られ
た特定の命令によつて実行される。２つの専用出力ポー
トは、演算論理ユニツトからの情報を受けとる中央処理
ユニツトの部分に接続される。

本発明の他の実施例において、第２の多重プロセツサへ
の入力の１つは、ゼロ交点検知回路を有している。この
ゼロ交点検知回路は、ゼロ交点検知回路への入力電圧が
検知回路の平均直流電圧レベルと交差した時、第２の中
央処理ユニツトに入力信号を与える。

本発明の他の実施例において、第１の中央処理ユニツト
への入力は、調波変換器を有しており、この調波変換器
は、入力信号の周波数が中央処理ユニツトの入力の周波
数の約数になる時に、第１の中央処理ユニツトに信号を
送る。

本発明の他の実施例において、２つで１組の独立して同
時に操作可能なレジスタ、命令コードを記憶するROM、
命令コードを補助的に蓄積する外部メモリへのインター
フエイス、情報を記憶するRAM、命令コードに応答して
コマンドを発生する制御回路からのコマンドに従い情報
に対しオペレーシヨンを実行する演算論理ユニツトとを
含む電子デジタル多重プロセツサシステムが与えられて
いる。２つで一組のレジスタのそれぞれのレジスタはRO
Mおよび外部メモリに蓄積された命令およびRAMに蓄積さ
れた情報の番地、加えて演算論理ユニツトからの計算結
果を記憶する為設置されている。外部メモリインターフ
エイスは、内部ROMとは独立して多重プロセツサを操作
する為に使用することができる。

本発明の他の実施例において、命令コードを記憶するRO
M、追加の命令コードを記憶する外部メモリにアクセス
する外部メモリインターフエイス、情報を記憶するRA
M、命令コードに応答してコマンドを発生する制御回路
に従い情報に対しオペレーシヨンを実行する演算論理回
路、独立して同時に動作可能な２つで１組のレジスタ、
入力ポートおよび出力ポートを有する電子デジタル多重
プロセツサシステムが与えられている。このシステム
は、単一のMOS/LSI半導体チツプ上に組み込まれる。制
御回路は、両方のレジスタの組に関しコマンドを同時に
独立して実行することを可能にしている。２つで１組の
レジスタの組は、ROM、外部メモリへのインターフエイ
ス、RAM、演算論理回路、および上記のようなレジスタ
の組の入力、出力を接続するデータ進路の単一の組を共
用しあつている。外部メモリは多重プロセツサシステム
の試験またはオペレーシヨンのいずれにも使用可能であ
る。外部メモリインターフエイスは、出力ポートとなる
ことも可能である。

実施例の詳細な説明 第１図は２つ一組のマイクロプロセツサの配列された単
一チツプ半導体集積回路を示す。チツプ１は、２つ一組
のマイクロプロセツサを含んでいる。２つ一組のマイク
ロプロセツサは、CPU(A)とCPU(B)として示される。信号
グループ２は、CPU(A)に接続される４本の入力線から成
つている。ＫＡ１は最下位ビツトでありＫＡ８は最上位
ビツトである。信号グループ３は、CPU(B)に接続され入
力又は出力として働くＫＢ１からＫＢ８の４つの入力か
ら成る。ＫＢ１は最下位ビツトである。CPU(B)からの出
力信号であるＳＢもまたここに含まれる。信号グループ
４は１６個の個別のレジスタＲ０−Ｒ１５である。これ
ら個別の出力はCPU(A)又はCPU(B)のいずれかによつてセ
ツト又はリセツトされる。信号グループ５はCPU(A)の出
力ラツチからコード化された８ビツトデータを出力する
為に使用される８本の線である。信号グループ２５１は
両方のCPUの初期化入力であるINIT１およびINIT２とい
う入力を含んでいる。これらの入力は、種々の電源供給
上の制約から要求されるとき、電力投入時間を増加させ
る為に電源投入周期に関して使用される。信号グループ
２５２は、チツプクロツク同期回路に用いる発振器１入
力OSC１と発振器２入力OSC２とを有している。信号グル
ープ２５３はVddおよびVssを含んでいる。Vddは通常９
ボルトにセツトされた供給電圧である。Vssはチツプへ
の参照電圧である。

第２図はレジスタにCPU(A)およびCPU(B)の両方の為のビ
ツト情報を持たせるようにした回路配置を示す。第２ａ
図はこの回路の基本設計を示す。第２ｂ図は第２ａ図の
回路へ供給されるタイミングを示す。第２ｃ図は第２ｂ
図のタイミング図に従つて第２ａ図に示された記憶素子
のそれぞれの内容を示す。第２ａ図における回路は、４
つのMOSインバータ２５５，２５６，２５７および２５
８を有している。実行中の内容を示す便宜の為に、これ
らのインバータはそれぞれ(1)、(2)、(3)、(4)と番号を
ふつてある。第２ａ図の回路は、２５９，２６０と番号
の付された２組の装置も有している。装置２５９はφ２
によつてトリガーが与えられ、φ２が低いとき情報は、
時計の針と反対の方向へ即ちインバータ(1)からインバ
ータ(2)へ、インバータ(3)からインバータ(4)へ流れ
る。同様に装置２６０はφ３によりトリガーされ、φ３
が低い時インバータ(4)からの情報はインバータ(1)へ転
送され、インバータ(2)からの情報はインバータ(3)へ転
送される。この回路は“Ｗ”によつてトリガーが与えら
れる装置２６１も有している。“Ｗ”が低い時、装置は
導電性を有し、データインターミナル（左端に示す）か
らの情報はインバータ(1)に入力される。次に第２ｂ図
をみると、Ｔ０、Ｗとφ２、φ３が高い場合、第２ａ図
における回路中の４つのインバータの内容な未知である
ことが理解できる。Ｔ１における入力Ａ１は、データイ
ンターミナルに与えられ、Ｗが低くなるとＴ１として第
２ｃ図において示される様にインバータ２５５へ送りこ
まれる。Ｔ２においてφ２が低くなるとインバータ２５
５の中でＡ１として記憶されているＡ１入力情報はイン
バータ２５６に送られＡ１として記憶される。Ｔ３にお
いてφ３が低下すると、インバータ２５６の内容はイン
バータ２５７へ送られる。故に２５６の中のＡ１は２５
７の中ではＡ１となる。Ｔ４においてデータインターミ
ナル内に新しい入力Ｂ１が与えられ、インバータ２５５
へ送られてＢ１として記憶される。φ２が再びＴ５で低
下する時、インバータ２５５内のＢ１はＢ１としてイン
バータ２５６に入り、インバータ２５７の内容であるＡ
１はインバータ２５８に送られる。Ｔ５の終わりの時点
又はφ２が高くなる時点において、ここで、下部の２つ
のインバータ２５５および２５６はCPU(B)へのビツト入
力を有し、上部の２つのインバータ２５７および２５８
はCPU(A)への入力を有していることに注意しなくてはな
らない。Ｔ６でφ３が低くなり、インバータ２５８の内
容なインバータ２５５に送られて補充されインバータ２
５６の内容はインバータ２５７に送られて補充される。
Ｔ７において、CPU(A)レジスタへの新しい入力であるＡ
２はデータインターミナルに現われインバータ２５５へ
送り込まれる。Ｔ８において、インバータ２５５の内容
又はＡ２はインバータ２５６に送られ、ここでＡ２とし
て補充される。もしＴ７において情報がまつたく入力さ
れないと、上部の２つのインバータ内の情報は下部の２
つのインバータへとまわされ、Ｔ７において、下部の２
つのインバータ内の情報に関しても同様にされる。故に
第２ａ図に示されるこのループはCPU(A)並びにCPU(B)へ
の情報の同時的な循環的記憶が可能となつている。第２
ａ図に示される回路ではφ２が低くなるとき線２６２に
おいて情報は出力される。

第２ａ図における回路構成の第２の実施例が第２ｄ図に
示されている。同時に、そのタイミング図第２ｅ図およ
び内容テーブル第２ｆ図が示されている。第２ｄ図に示
される回路２７３は、Ｗによつてトリガーを与えられる
装置２６３を通る情報入力、264，266，268，269，27
0，271と番号を付した６つのMOSインバータおよび265と
番号を付した３つの装置と、２６７と番号を付した３つ
の装置とから成り、更にデータ出力線２７２を有してい
る。回路２７３は３つのCPU(A)、CPU(B)、CPU(C)の為の
ビツトの蓄積が可能である。実際に蓄積される情報は第
２ａ図の回路と同様な形態で６つのインバータを回る。
ここでタイミング図の第２ｅ図および内容テーブルを示
す第２ｆ図を参照すると、Ｔ０において６つのインバー
タの内容は未知である。次にＴ１においてＡ１はデータ
インターミナルに存在し、Ｗが低くなつたときＡ１はイ
ンバータ２６４に導入される。故にインバータ２６４は
Ａ１を有する。Ｔ２において、φ２は低くなり、インバ
ータ２６４の内容なインバータ２６６へ転送される。故
にインバータ２６６はこの時Ａ１を有す。Ｔ３において
φ３が低くなり、インバータ２６６の内容は、インバー
タ２６８に転送される。故にインバータ２６６内のＡ１
はインバータ２６８内に補充されＡ１として蓄積され
る。Ｔ４においてＢ１がデータインターミナル内に存在
し、Ｗが低くなるとインバータ２６４へ導入される。イ
ンバータ２６４はここではＢ１を有している。Ｔ５にお
いてφ２が低くなり、インバータ２６４内の情報はイン
バータ２６６へ転送される。即ちＢ１および２６４はＢ
１および２６６へ変わる。インバータ２６８の内容Ａ１
はインバータ２６９へ導入されＡ１となる。Ｔ６におい
て、φ３が再び低くなり、図の様に情報の回転を可能に
する。Ｔ７において、先に述べたのと同様に、Ｃ１がイ
ンバータ２６４にＣ１として導入される。Ｔ８において
φ２が低くなり図のような情報の回転を可能にしてい
る。ここでφ２が高くなつた時回路２７３の内容は、CP
U(A)、CPU(B)、CPU(C)への３ビツトであることに注目し
てほしい。データ出力ターミナルの出力の線２７２の出
力にはＡ１が与えられる。Ｔ９において、データは図の
様に回る。Ｔ１０において、Ａ２がデータインターミナ
ルに入力され、Ｗが低くなるとインバータ２７４へ導入
される。２６４の内容は、ここではＡ２である。Ｔ１１
において、２６４の内容は２６６へ導入されるので、２
６４は、Ａ２を、２６６はＡ２を有することになる。２
６８の内容Ｃ１はインバータ２６９に導入されＣ１とな
る。インバータ２７０の内容Ｂ１はインバータ２７１に
導入され、Ｂ１となる。通常の知識を持つ当業者におい
て、追加のインバータの組およびクロツク同期装置の組
をここに示す回路につけ加え追加したCPUの為に記憶能
力を増大させることができることは明らかであると考え
る。

第２ａ図に示す本回路の第３の実施例を第２ｇ図に示
す。回路ループ２７４は基本的に第２ａ図に示される回
路に含まれる素子と同様の素子を含む。しかしながら追
加の入力、出力ターミナルが与えられている。インバー
タ２７６において入力はターミナル２７５であり、出力
はターミナル２７７である。この配列は図のように他の
インバータ２８０，２８４および２８７においても同様
である。回路２７４からの情報の入力および出力は、第
２ｇ図には図示されていないが第２ａ図における装置２
６１と同様の装置によつて遂行される。第２ｇ図におけ
る構造は、第２ｈ図に示される様な並列構造（アーキテ
クチヤ）にすることも可能である。この型式の配列で
は、２つのCPUの為の情報を１つのレジスタ内に並列に
蓄積することが可能である。即ち、２つのCPUの為の１
つのレジスタ内に記憶されるそれぞれのビツトごとに１
つのループが与えられなくてはならない。通常の知識を
有する当業者において、第２ｈ図に示される回路には何
種類かの異なる配列も可能である事、即ちループ間にお
ける内部接続を変化させて、あるインバータから次の隣
接するループ内のいずれのインバータへの入力導入が可
能となることは明らかであると考える。

デジタル・プロセツサ・システム 第１図は単一半導体集積回路チツプ１内に設けられた本
発明の実施例を示す。第１図のチツプ１内に設けられた
システムのブロック図は、第３ａ図及び第３ｂ図に示さ
れている。このシステムは、テキサス・インスツルメン
ツに譲渡されたエドワードR.コーデルおよびジヨセフH.
レイモンドJr．による米国特許第3,9９1,3０５号に開示
されたデジタルプロセツサを変形したものである。この
システムは、ROM（読出し専用メモリ）６およびRAM（ラ
ンダムアクセスメモリ）８１を中心にしている。この構
造は使用者がそれぞれのプロセツサごとのメモリを分割
して使うことのできる融通性を与えている。更にそれぞ
れのプロセツサは、ROMに記憶されるプログラム手順を
共用することができる。この構造における第３の長所
は、メモリRAMが全てのプロセツサに共通なので、プロ
セツサはRAMメモリによつてお互いに通信することがで
きる点である。ROM６は多数のこの場合では１語当り８
ビツトの命令語を３０７２有しており、システムを操作
するプログラムを記憶する為に使用されている。RAM８
１は１語に対し４ビツトで１６語のフアイル８つから成
る５１２の自己リフレツシユメモリセルソフトウエアを
有している。ROM内の語数又はRAM内のセル数はデジタル
プロセツサの機能の所望の複雑性に依存する。数字で示
される入力情報は、計算の中間および最終結果、また同
様に状況情報またはフラツグ、小数点位置やその他の動
作情報といつしよにRAM８１内に記憶される。RAMはプロ
セツサシステムのワーキングレジスタとして機能する。
しかしもしシフトレジスタ又はその類いがこの目的に使
用されるとしたら分離レジスタとして組織されるであろ
うが、ここではハードウエア的な意味で分離レジスタと
して組織されているわけではない。RAMは線８０のワー
ドアドレス、即ちRAMＹアドレスデコード回路７９を用
いて選択されるRAM内の３２本のアドレス線のうちの１
つによつて、RAMアドレスデコーダ８８から線８５に与
えられたアドレス信号によつてアドレス指定される。線
８０および線８５上の与えられたワードアドレスの為
に、４つの特定のビツトが呼び出され、RAM線８６上に
読み出される。情報は選択的に４つの線８７を介しRAM
書き込み制御回路８９からRAM８１へデコーダ８８を介
し書きこまれる。

ROM６はそれぞれの命令サイクルごとにROM出力線１１及
び７０に８ビツトの命令語を発生する。それぞれ８ビツ
トを含む3,0７２語から成るROM内の２4,5７６ビツトの
位置から命令が選択される。ROMは３つの章（チヤプタ
ー）に分配または分割される。それぞれの章は６４語か
らそれぞれ成る１６のグループまたはページを有してい
る。ROM内の特定の命令が、ROMのワードアドレスによつ
て６つの線７の内の１つに、およびページアドレスによ
つて４つの線１６または１５に、さらに章アドレスによ
つて２つの線１７または１８上にアドレス呼び出しされ
る。線７におけるROMワードアドレスは、デコーダ８内
に発生される。コード化されたROMワードアドレスは、
プログラムカウンタ(A)１９またはプログラムカウンタ
(B)４０のいずれかに発生される。プログラムカウンタ
(B)は、１命令周期後に増加することのできる又は呼び
出し又は分岐オペレーシヨンの為にROM出力線１１から
線２０を介して送りこまれたアドレスを有することので
きる多段階排他的オア・フイードバツクシフトレジスタ
である。ROMワードアドレスデコーダ８は６つの線１３
および１４上のコード化されたアドレスを線１２を通し
受け取る。２つの３段階サブルーチンレジスタ(A)３３
および(B)５４は、それぞれ、プログラムカウンタ(A)１
９および(B)４０と協働して呼び出し又はサブルーチン
オペレーシヨンの間、リターンアドレスを一時的に記憶
する為に役立つている。呼び出し命令が開始されこの増
加されたアドレスが、サブルーチンオペレーシヨンの実
行が終了される時それぞれ線２８または４９を通しプロ
グラムカウンタ(A)１９又は(B)４０内に写し返すことが
できるようにされた時、増加されたプログラムアドレス
はそれぞれ線２７又は４８を介しレジスタ(A)３３又は
(B)５４内に記憶される。サブルーチンレジスタ(A)３３
および(B)５４もそれぞれ、線６８，６９と６３，６２
を介しCLA３４およびCLB５５からの入力を受けとる。CL
A３４およびCLB５５は３段階のラツチであり、これらに
より、サブルーチンレジスタ(A)３３および(B)５４を作
動させサブルーチンを３段階まで実行させる。第３ｃ図
はこれから説明されるCLA３４及びCLB５５とサブルーチ
ンレジスタ(A)３３及び(B)５４との内部的接続を示して
いる。

ライン９上のROMページアドレスはデコーダ１０の中で
発生する。デコーダ１０はページアドレスレジスタ(A)
２１または(B)４２からそれぞれライン１６又は１５上
で４ビツトのコード化されたアドレスを受けとる。これ
らのページアドレスレジスタ(A)及び(B)もまたこれらと
協働するバツフアレジスタ(A)３５及び(B)５７を有して
いて分岐又はサブルーチン呼び出し(BRNCAL)オペレーシ
ヨンに役立つている。レジスタ２１又は４２は常にROM
に関する現時点の４ビツトページアドレスを有していて
ROMページデコーダ１０を直線呼びだすようにしてあ
る。バツフアレジスタ３５および５７は多機能バツフア
及び一時的記憶レジスタであつて、この内容は現在実行
のROMページアドレス又はBRNCALオペレーシヨン中のペ
ージアドレスである。ページアドレスバツフアレジスタ
３５及び５７は、ロードページ命令(LDP)の間、ROMワー
ド領域から４ビツトコードで送り込まれる。これらのレ
ジスタは次に、有効な分岐又は呼び出し命令の実行に基
づきその内容をページアドレスレジスタ２１及び４２に
それぞれ送る。ページアドレスバツフアレジスタ３５及
び５７は、ライン１１及び５６を会するROM６から又は
ライン３０及び５１を介するページアドレスレジスタ２
１及び４２からのいずれかからそれぞれ入力を受けと
る。それらの内容はページアドレスレジスタ２１および
４２に、それぞれライン２９および５０を通じて導入さ
れる。ページサブルーチンレジスタ２３及び４４はペー
ジアドレスレジスタ２１および４２と協働している。そ
れぞれのページサブルーチンレジスタは、実際は、３段
階のサブルーチン記憶性能を有している。ページサブル
ーチンレジスタ２３及び４４は、ライン６８，３７と６
３，５９をそれぞれ通つてCLA３４及びCLB５５からそれ
ぞれ入力を受け取る。CLAとCLBは現時点のサブルーチン
レベルを示している。ページサブルーチンレジスタ２３
及び４４の内容はページアドレスレジスタ２１及び４２
とともに呼び出し命令が良好に実行されている間ライン
２１および４３を介しそれぞれ送りこまれる。有効な回
帰命令の実行の間、ページアドレスレジスタ２１及び４
２とページバツフアレジスタ３５及び５７には、それぞ
れページサブルーチンレジスタ２３及び４４の内容が送
りこまれる。

ページアドレス入力に加えて、ページデコーダ１０もま
たライン１７及び１８を介し、章アドレスレジスタ２
６，４７からそれぞれ章入力を受けとる。章アドレスレ
ジスタ２６，４７は、それぞれライン３１，５２を介し
章バツフアレジスタ３９および６１から別々にその内容
を受け取る。章バツフアレジスタ３９及び６１は、ライ
ン３６，５８をそれぞれ介してページバツフアレジスタ
３５及び５７からそれぞれその内容を受けとるか又は、
ライン３２，５３を介してそれぞれ章アドレスレジスタ
２６及び４７からその内容を受け取る。章サブルーチン
レジスタ２４および４５はそれぞれ章アドレスレジスタ
２６及び４７と協働している。それぞれのサブルーチン
レジスタは、実際に、３段階のサブルーチン記憶能力を
有している。サブルーチンレジスタ２４及び４５は、ま
たそれぞれライン６８，３８と６３，６０を介し、それ
ぞれCLA３４及びCLB５５から入力を受け取つている。呼
び出し命令の実行に基づき、章サブルーチンレジスタ２
４及び４５はそれぞれライン２５及び４６を介し章アド
レスレジスタ２６及び４７の内容を受けとることにな
る。回帰命令の実行に基づき、章サブルーチンレジスタ
２４および４５の内容は、章アドレスレジスタ２６，４
７及び章バツフアレジスタ３９，６１へ写しとられる。

ページアドレスは、プログラムカウンタ１９又は４０が
作業を進めページ内で分岐が行われている間はそのまま
の状態で残つている。他のページの呼び出し又は分岐に
は、ライン５６を介しレジスタ３５又は５７へ新しいペ
ージアドレスを送りこむ命令、即ちLDP命令、が必要に
なる。

ROM６の内容は次にライン１１，７０，７５を通り命令
デコーダ８２に入り、ライン７２，７３，７４を通り転
送される。命令デコーダ８２は、命令を解読し、マイク
ロプロセツサシステムの選択された要素を作動させる制
御信号を発生する。例示命令はニモニツク９２及び９３
によつて示される。

数的情報及びその他の情報は、プリチヤージ・キヤリー
回路を有したビツト並列加算器である二進数加算器１２
５によりシステム内で操作される。加算器１２５への入
力は“Ｐ”及び“Ｎ”入力選択装置１１９及び１２０で
決定される。“Ｐ”及び“Ｎ”入力選択装置はいくつか
のソースから４ビツト並列入力を受け取り、これらの入
力の中からどの入力をＰおよびＮ入力線１２３，１２４
の加算器に与えるかを選択する。まず、RAM８１からの
メモリ読出し又はリコール線８６は、ＰおよびＮ入力の
為に選択肢のひとつを与える。４つのレジスタ、“RAM
Y”レジスタ(A)１４８と(B)１４９、累算器(A)１５０と
(B)１５１は、加算器出力１３０を受けとる。２つの“R
AM Y”レジスタ１４８及び１４９は、レジスタ循環装置
１４５に入力される出力線１４６及び１４７を有してい
る。このレジスタ循環装置１４５は、Ｐ入力選択装置１
１９へのライン１０７に転送される１つを２つの“RAM
Y”レジスタから選択する。Ｎ選択装置１２０もまたレ
ジスタ循環装置１５４を介し、ライン１１４から入力ラ
イン１１２へ循環するアキユムレータ出力１５２及び１
５３を受けとる。アキユムレータ出力１５２及び１５３
の全体はインバータ１１３を通りライン１０３を介しＮ
選択装置１２０により受けとられる。故にＰ加算器入力
１２３は、以下のソースの中から選択される。即ちライ
ン８６，１０９で接続される情報メモリ又はRAM８１、
ライン１４６又は１４７及び１０７を介するRAMＹレジ
スタ(A)１４８または(B)１４９、ライン９１，１０８で
接続される定数又はキーボード、およびCKB論理からの
“ビツト”情報の中から選択される。Ｎ加算器入力１２
４は以下の中から選択される。即ちライン１１４を通り
ライン１５２，１５３を介して送りこまれる累算器(A)
１５０又は(B)１５１からの出力、ライン１０３インバ
ータ１１３を介する累算器出力の全体、ライン１１１で
接続されるCKB出力、およびライン１１０を介するメモ
リ出力の中から選択される。

ライン１３０を通つてきた加算器１２５からの出力は、
選択回路１４０を通り、ライン１４１を介しRAMＹ(A)１
４８又は(B)１４９のいずれかに与えられ、ライン１４
２を介し選択装置１４０を通り累算器(A)１５０又は(B)
１５１に与えられる。加算器１２５、その入力選択装置
１１９，１２０その他全てのオペレーシヨンは、命令デ
コーダ８２によつて制御されている。その命令デコーダ
は、ROM６からライン７１を介して送られる命令ワード
に応答する。

４ビツトの累算器(A)１５０の出力も出力Ａレジスタ１
６２に与えられ、ライン１６１を介し出力信号を出し、
出力レジスタ(A)１６２の出力はライン１６３を介し出
力プログラム可能論理アレイ１６４へ接続されている。
この出力プログラム可能論理アレイは、５ビツトセグメ
ント標識を、８本のライン１６５上の使用者指定による
８つのうち一つの表示にコード化するだけである。４ビ
ツトの累算器(B)１５１の出力は、ライン１６０を介し
出力レジスタ(B)１５９へ与えられライン１５６を通り
出力ライン１５５に出力される。出力レジスタ(B)１５
９の第５ビツトは、ライン１５８を通しＳＢパツドへ出
力される状態情報である。

レジスタ７７はランダム・アクセス・レジスタであり、
ここでは全てのビツトは別々に独立して相互排他的にア
ドレス指定される。レジスタ７７内のビツトの１つがデ
コーダ７９からアドレス指定される時、出力配列内のデ
コーダ７９の出力によつて決定された通り、その時点の
命令ワードからライン７６を通り入力されたSETR又はRS
TRの命令に制御され、“１”又は“０”のいずれかがレ
ジスタ７７のアドレスセルへ入る。このビツトは再び特
にアドレス指定され、変更されるまで決められた状態の
まま残る。一方いかなる又、からゆる他のビツトは、い
かなるオーダによつてもアドレス指定され、セツト又は
リセツトすることができる。（１６デジツト出力に対
し）出力線７８に2¹⁶又は６5,5３６のコードの組合せを
与えることによつてレジスタ７７のビツトのいかなる組
合せもセツトまたセツトし直すことができるのである。
しかしながら、通常ルーチンが使用され、これにより、
MSDからLSDへの降下オーダにおいてレジスタ７７の１６
の段階がそれぞれアドレス指定され、走査サイクルを与
えている。電源供給又はハードウエアをクリアにする
間、レジスタ７７の全てのビツトは、無条件に“０”に
セツトされる。

レジスタ７７と同様に、レジスタ１６２を介する他の入
力は、わざわざ変更されるまで一度入れた内容のまま残
り静止状態となる。累算器(A)１５０が操作される間、
レジスタ１６２は、ラツチされたまま出力バツフアとし
て働く。

Ｙレジスタ(A)１４８及び(B)１４９への情報ソースは以
下のとおりである。即ち命令語の一部としてROM６に記
憶される４ビツト定数、ライン９０を介し入力キーボー
ドＡ又はＢからくる命令デコーダ８２への４ビツト定数
入力及びＹレジスタ(A)１４８及び(B)１４９へ転送され
る累算器１５０及び１５１の出力である。

状態論理レジスタ１２６及び１２７は、ライン１２８及
び１２９を通り加算器１２５から送られたAUMSGキヤリ
ー出力Ｃ３又は比較COMP出力を試験する機能を有し、ラ
イン１３８，１３９に状態発生信号を発生し、ライン７
５を通して送られてくるマルチプレクサによつて選択さ
れてライン１６６及び１２２に遅延状態信号を発生す
る。ライン１７２を通るBRNCAL入力は、CALL/BR論理回
路６７に入力される。次にCALL/BR論理回路は信号を発
生し、例えばプログラムカウンタ(A)１９又は(B)４０と
サブルーチンレジスタ(A)３３又は(B)５４の間で写しと
るアドレスを指定する。故に、状態レジスタ１２６及び
１２７は常に、BRNCAL分岐の有効性を設定する為に機能
している。状態発生信号１２８及び１２９は、ライン１
３９及び１３８を通り状態ラツチ１４３及び１４４へそ
れぞれ入力を与える。これらの状態ラツチは次にライン
１６７，１６８を通つて２つの出力レジスタ１６９及び
１５９にそれぞれビツトを入力する。

制御回路８９はどの情報をいつライン８７を介しRAM８
１に書きこみ、記憶させるかを決定している。このRAM
書き込み制御回路８９は、ライン９６を通つてくる累算
器からの入力またはライン９６を通つてくるCKB論理か
らの入力のいずれかを受けとり、この回路はライン８７
に出力を与えこれはRAM８１に送られる。RAMに何を書き
込むかの選択は命令語によつて実行されている。CKB線
９５からの定数またはキーボード情報は、累算器を通つ
た加算器出力とともに書きこみ制御回路８９を通りRAM
に書き込まれ、さらにCKB線９５は、書き込み制御回路
８９を介しRAM内にビツトをセツト及びセツトし直す為
に使用することができる。

情報が書き込まれるRAMページアドレス位置は、ライン
９４を介し、RAMフアイルアドレスレジスタ８８へつな
がり故にライン８５に達するライン１０１における命令
語によつて決定される。デコーダ内のRAMＹアドレスは
当然にライン８３を通つてくるRAMＹレジスタ(A)１４８
及び(B)１４９の内容及びライン８４を通つてくるＸレ
ジスタ９９の内容によつて選択される。

２組の４キーボード入力２および３は、チツプ１内部の
ライン１０４と１５５に表わされている。マルチプレク
サ１０６は、４つの入力１０４又は１５５のうちどちら
をライン９０を介し、制御論理８２のＫ入力へ入力する
かを決定する。Ａ入力K1A，K2A，K4A，K8Aはライン１０
５，１１６，１１７および１１８を通りマルチプレクサ
１０６へ入力される。K8Aはライン１１５を通り分割器
９７に、ライン１１５を通り使用者指定スイツチ１０２
に入力される。分割器９７はまた、ライン９８を介し、
使用者指定スイツチに１ビツトを出力する。分割器９７
は、分割ダウンカウンタとして使用されている。Ｂ入力
K1B，K2B，K4B，K8Bは、それぞれライン１３１，１３
２，１３３，１３４を通りマルチプレクサ１０６へ入力
される。K8Bは、ライン１３６を通り使用者指定スイツ
チによつて入力される。ライン１３６は、K8Bを直接入
力線１３４に送るか又は、ゼロ検知回路２９９を通し、
K8Bバツド信号を入力する。

いくつかのシステムは３ビツトのみの入力を必要とする
かもしれないが、４ビツト入力をここでは示した。キー
ボード入力は、CKB論理８２、ライン９１及び加算器１
２５を通り、累算器(A)１５０及び(B)１５１へ入力され
ることが可能であることが理解できよう。

分岐およびサブルーチン呼び出し 第３ｃ図はプログラムカウンタ、ページアドレスレジス
タ、ページバツフアレジスタ、章アドレスレジスタ、章
バツフアレジスタ及び３段階のプログラムサブルーチン
レジスタ、ページサブルーチンレジスタ及び章サブルー
チンレジスタを示すものである。第３ｃ図における構造
は第３ａおよび第３ｂ図に示されたＡ及びＢの両方の組
のレジスタに関しては、くり返えされる。

もし状態線７５が“１”であつて次の命令がライン１６
９が“１”であることによつて示される分岐命令である
場合、ここで、制御回路１７９は、ライン１７１を通し
てページアドレスレジスタ２１にライン２９を通してペ
ージバツフアレジスタ３５の内容を送りこむように命令
する。ページバツフアレジスタ３５には、もし分岐が長
い分岐であるならば、LDP命令を用いて分岐ページアド
レスを送りこんでおくことができる。長い分岐とは、ペ
ージ及び／又は、章アドレスの変更が必要な分岐であ
る。もし分岐に章及びページの変更がある場合、章バツ
フアレジスタ３９は、ライン１７２を介しTPC命令がペ
ージアドレスを導入するLDP命令に加えて使用されロー
ドされる。LDP命令が実行されると、４ビツトのページ
アドレスがROM６からライン１１及び５６を通り抜けペ
ージバツフアレジスタ３５に入る。章アドレスが変わる
必要のある場合、次にTPC命令が実行され、ページバツ
フアレジスタ内のアドレスのうち最下位２ビツトのアド
レスがライン３６を通り章バツフアレジスタ３９へ送り
こまれる。実際の分岐命令が実行される時、ライン１６
９は“１”であり、もし状態回路７５が“１”であるな
ら、ライン１７１が作動され、ライン２９上のページア
ドレス及びライン３１上の章アドレスをコピーする。呼
び出しを実行する為に、呼び出し線１７０、状態線７５
は両方とも“１”でなくてはならない。このような状況
が起こつた時、CL1３４−１はライン６５を通し“１”
にセツトされ、第１のサブルーチンレベルが使用中であ
ることを表わす。ライン１７１が“１”にセツトされる
と、プログラムカウンタ１９に存在する増加されたアド
レスはライン２７を通り第１のサブルーチンレジスタ３
３−１に記憶される。サブルーチンアドレスは次にROM
６からライン１１および２０を通りプログラムカウンタ
１９内に入る。もし回帰命令が実行されると、CL1３４
−１はライン６５を介し“０”にセツトし直され、第１
のサブルーチンレジスタ３３−１にこの時点で蓄積され
る増加されたアドレスは、ライン２８を通りプログラム
カウンタ１９内へ移動される。第１のサブルーチンレジ
スタがロードされるとき、即ちプロセツサが第１のサブ
ルーチンレベルの命令を実行し他のサブルーチン呼出し
命令に会うとき、CL2３４−２はライン６５を介し
“１”にセツトされプログラムカウンタ１９の増加され
たアドレスは、ライン２７を通り、第２のサブルーチン
レジスタ３３−２に送りこまれる。新しいサブルーチン
アドレスは次にROM６からライン１１及び２０を通つて
プログラムカウンタに送りこまれる。第３の呼び出し命
令が発生すると、CL3３４−３が同様の方法でセツトさ
れ、プログラムカウンタ１９内の増加されたアドレス
は、ライン２７を介し第３のサブルーチンレジスタ３３
−３内に記憶される。第４の呼び出し命令が発生する
と、分岐としてとり扱われ、３つのサブルーチンレジス
タはもとのまま維持される。

長い呼び出し、即ち現在のページアドレスからはずれた
サブルーチンを呼びだすこと、及び／又は章アドレスの
双方とも可能である。もし呼び出しが現在のページアド
レス外でもあつた場合以下のシーケンスが起こる。LDP
命令の実行のもとで、章サブルーチンがまずライン１１
及び５６を通りROM６からページバツフアレジスタ３５
にロードされる。章バツフアレジスタ３９が次に、TPC
命令の実行においてライン３６を通りページバツフアレ
ジスタ３５からロードされる。LDP命令の実行のもと
に、サブルーチンページがROM６からライン１１及び５
６を通りページバツフア３５にロードされる。呼び出し
命令の実行される時、CL1３４−１は、ライン６５を通
り“１”にセツトされる。ライン１７１および６９−１
によつて、プログラムカウンタ１９内の増加アドレスは
ライン２７を通り第１のサブルーチンレジスタ３３−１
に蓄積される。ページアドレスレジスタ２１内のページ
アドレスは、ライン２２を通り第１のページサブルーチ
ンレジスタ２３−１に蓄積され、章アドレスレジスタ２
６内の章アドレスは、ライン２５を通り第１の章サブル
ーチンレジスタ２４−１に蓄積される。サブルーチンア
ドレスは、ライン１１及び２０を通りROM６からプログ
ラムカウンタ１９にロードされる。サブルーチンページ
は、ライン２９を通りページバツフアレジスタ３５から
ページアドレスレジスタ２１にロードされる。サブルー
チンの章は、ライン３１を通り章バツフアレジスタ３９
から章アドレスレジスタ２６へロードされる。更に長い
呼び出し命令が実行される場合、いずれの呼出しもLDP
およびTPC命令で実行される。必要な場合には、CL2３４
−２がセツトされ第２のサブルーチンレベルがロードさ
れたことを示すようにすることも、また、CL3３４−３
がセツトされ、第３のサブルーチンレベルがロードされ
たことを示すようにしてもよい。残るプログラムカウン
タサブルーチンレジスタ３３−２及び３３−３とページ
サブルーチンレジスタ２３−２及び２３−３と章サブル
ーチンレジスタ２４−２及び２４−３は前述と同様の方
法でロードされる。回帰命令が実行される時、“１”で
ある最高レベルＣＬラツチは、ライン６５を介し“０”
にセツトされる。対応するプログラムカウンタサブルー
チンレジスタ３３はライン２８を通りプログラムカウン
タ１９にロードされる。対応するページサブルーチンレ
ジスタ２３の内容がライン２２を通りページアドレスレ
ジスタ２１に、さらにライン３０を通りページバツフア
レジスタ３５にロードされる。これに対応する章サブル
ーチンレジスタ２４の内容がライン２５を通つて章アド
レスレジスタ２６にロードされ、ライン３２を通つて章
バツフアレジスタ３９にロードされる。それぞれの連続
する回帰命令は同様の方法で実行される。全てのＣＬラ
ツチ３３が“０”にセツトされてしまうと、いかなる追
加の回帰命令が発生しても操作がないものとして扱われ
る。

システム・タイミング 第３ｄ図は、第３ａ及び第３ｂ図に示すマイクロプロセ
ツサシステムの為のシステム・タイミングを示してい
る。これらのプロセツサは、外部の発振器と同調させて
操作することもあるが、お互いにはずれた位相で操作さ
れる。本構造の為のタイミングは、機械サイグルごとに
２つのマイクロ命令として示すことができる。この機械
サイクルにおいて、それぞれのマイクロ命令は、それぞ
れ独特なマイクロ命令の組を発生する。φ６までの全て
のタイミング信号は、システムの回路に入力される発振
器から派生したものである。φ１は発振器のちようど２
サイクルの間低い値を示し、４サイクルの間高くなる。
φ２は２サイクルの間低く４サイクルの間、高くなり、
ちようど発振器の１サイクル分φ１とずれている。φ３
は３サイクルの間高く次の３サイクルは低い。φ４は１
サイクル低く次の２サイクルは高い。φ５はφ４からち
ようど発振器の１サイクル分ずれていて１サイクル低か
つたあと、２サイクル高い。同様に、φ６はφ５からち
ようど発振器の１サイクル分ずれている１サイクル低く
次に２サイクル高い。φ１とφ２はCPU(A)及びCPU(B)の
双方の為にROM６内のメモリから命令を取り出すのに使
用される。例えば、φ１が低い状態である第１のサイク
ルの間、この期間はCPU(A)の最初の命令をとり出すのに
使われる。同様にして、φ２の第１の低い期間であるこ
の時間は、CPU(B)の為の最初の命令を取り出すのに使わ
れ、φ２が低くなつている間CPU(A)の命令ワードが実行
されている。CPU(A)の命令の実行は、CPU(B)の命令が取
り出される時間と同時に行われることに注目されよう。
同様に、φ１が低くなると、CPU(B)の命令が実行され同
時にCPU(A)の次の命令が取り出される。これによつてプ
ロセツサはROMと演算ユニツトの両方を同時に使用で
き、１）命令の実行及び２）命令の取出しを同時に行う
ことができる。故に、ROMは命令の実行を待つ必要がな
く、演算ユニツトのような命令を実行する論理回路がRO
Mから命令を取り出すのを待つこともないので、プロセ
ツサシステムを効率的に使うことができる。

φ３は、回路を通る多重情報に使用される。通常φ３が
低い時、CPU(A)の入力は、回路に入力される。同様にφ
３が高い時、CPU(B)への入力は入力線に導入される。φ
４，５，６は、レシオレス回路をプリチヤージしたり、
条件的にデイスチヤージしたり検査したり、更に全デユ
アル目的論理回路RAM，AUをクロツク同期させるのに使
われる。演算ユニツト１２５及びROM６は、それらの部
分の説明の時に述べる。

加算器入力選択 第４Ａ図に示される様に、加算器入力選択１１９及び１
２０は、加算器の１ビツトごとにそれぞれ多重OR/NAND
ゲート２００及び２０１から成る多重ゲート配列１２０
−１，１１９−１etc.の２つの組を有している。ゲート
２０１はどの情報入力線が作動されるかを決定する１５
Ｎ，CKN,MTN,ATN及びNATNで参照される命令デコーダ８
２からの５つの入力を受けとる。ATNはゲート１２０を
作動させ、累算器１５０又は１５１からの出力を入力さ
せる。NATNは、累算器１５０又は１５１の全体の入力を
制御する線である。MTNはRAM８１からの入力、即ちMEM
を制御する線である。CKNは、定数及びＫ入力論理８２
か受けとつた定数入力CKBを制御する線である。選択器
１１９がこれらの制御線及び多重ゲート２００への３つ
の情報入力線とともに図示されている。MTPはRAM８１か
らの入力、MEMの制御信号である。CKPは、定数及びＫ入
力論理８入力からの入力の制御線である。YTPはＹレジ
スタ１４８又は１４９の入力の制御線である。

加算器 第４Ａ図に詳しく示されるように、二進数加算器１２５
は、４つの並列加算ステージ１２５−１，１２５−２，
１２５−４，１２５−８の組から成つている。これらの
４つのステージは全て基本的には同一である。MSBステ
ージ１２５−８を考えると、それぞれの加算ステージは
第１の多重ゲート２０４と第２の多重ゲート２０５及び
桁上げ出力２０６から成つている。多重ゲート２０４は
φ５でクロツクされる時、入力選択器１２０及び１１９
からの２つの入力１２０−８，１１９−８を受けとり、
線１３０−８に出力を発生する。これは１１９−８，１
２０−８の入力に対しORと同じ機能を有するものであ
る。最初に予めライン２０６をφ５の時"0"又はVddとな
るようプリチヤージし次に、ゲート２１１の出力に依存
して、φ５がVssになる時条件的に放電することによつ
て、キヤリー出力はライン２０６上に作られる。入力１
１９−８，１２０−８の両方が、“１”であるとき、キ
ヤリー信号を起こす発生条件の１つが充たされると、ゲ
ート２１１が出力され、φ５が高くなつた後、装置２０
９が導電性を有し、ライン２０６を放電しVssまたは
“１”にする。入力１１９−８，１２０−８が両方とも
“１”である場合、又はそれらのいずれかが“１”であ
り且つライン２０７の「キヤリーイン」が“１”である
場合、又は両入力１１９−８，１２０−８が共に“１”
で且つライン２０７の「キヤリーイン」も“１”である
場合には、ライン２０６にキヤリー信号が作られる。こ
の他の全ての場合において、ライン２０６はφ５が終了
した後は“０”又はVddのままになる。ライン２０７上
の信号「キヤリーイン」は、前のステージ１２５−４か
ら送られてくる。これは１つの前のステージ及びその１
つ前のステージから次々にきたものである。「キヤリー
イン」信号は、命令デコーダ８２によつても発生され
る。「キヤリーアウト」線２０６は、２つの状態回路１
２６又は１２７へ接続されている。加算器１２５は、比
較出力をライン２１０に発生する比較機能を有してい
る。加算器１２５は、状態回路１２６，１２７へも接続
されている。導電性を有する２つの装置２１２のいずれ
を使つてもライン２１０はφ５でVddに充電され、次
に、多重ゲート２０４の出力２１４により作動される装
置２１２のいづれを使つてもライン２１０はφ５で条件
的に放電される。１１９−８，１２０−８における多重
ゲート２０４への入力が同じでない場合には、ライン２
１４がVddになり、このような場合に条件的放電が起こ
る。ここで入力１２０−８が全て入力１１９−８と同じ
である場合、ライン２１０は“０”になり、それ以外で
は“１”になる。

加算ステージ１２５−１，１２５−２，１２５−４，１
２５−８からの出力は、ライン１３０であり、その１つ
がライン１３０−８であつて多重ゲート２０５の出力で
ある。多重ゲート２０５は、ライン２１４から入力とラ
イン２０６上にそのビツトの「キヤリーイン」信号を受
けとる。多重ゲート２０５は、ライン２１４上の出力と
均等な機能を発生する。φ５の間、これらの出力１３０
はキヤリー回路がプリチヤージ中なので、有効ではな
い。φ５が終了するまでキヤリーは有効ではないので、
出力１３０は有効でない。加算器出力１３０は第５図で
示される演算ユニツト選択器１４０への入力である。

第４Ｂ図は、CPU(A)の為の演算論理ユニツトのタイミン
グを示す。CPU(B)の論理ユニツトのオペレーシヨンは、
CPU(A)においては、φ２が低い状態で、CPU(B)において
は、φ１が低いことを除いては、CPU(A)のオペレーシヨ
ンと全く同一である。CPU(A)の為の演算論理ユニツトの
オペレーシオヨンは、φ１が高い間に開始され完了す
る。マイクロ制御はφ６が低い間７０１プリチヤージさ
れ、初期条件が設定される。これと同時に、キヤリー及
び比較論理をプリチヤージする時間７０２の設定にφ５
が使われる。７０６で示されるように、φ６が高く、φ
２とφ４が低くなる時、Ｃ８及びＮＥマイクロ制御は、
「キヤリーアウト」線２０６を調べてライン２１０を比
較する。φ２の低くなる時７０３において、発生された
ステータスは状態回路及び状態ラツチＡへ接続される。
このオペレーシヨンは、φ２が低い部分で時間設定され
る。これと同じ時間的スロツトであるφ６が高い時間に
おいて、マイクロ制御は有効となり、演算オペレーシヨ
ンが始まる。次の時間的スロットは、φ５が低くなる時
７０５及びφ４が高くなる時によつて規定される。φ５
が低い間、加算器は、情報マルチプレクサから孤立し
て、キヤリー及び比較回路が値を決定する。これらの結
果は、作業用レジスタ又はRAM８１に書き込まれる。φ
５が低い時７０５の間、ステータスが発生され演算のオ
ペレーシヨンが完了する。

累算器及びRAMＹレジスタ 第５図は、演算ユニツト選択１４０の４つの部分及び累
算器１５０，１５１とＹレジスタ１４８，１４９を示し
ている。演算ユニツト選択回路が部分１４０−１，１４
０−２，１４０−４，１４０−８内に示されている。こ
の部分に含まれる実際の回路は、ここでは１４０−８に
示されていて、その他の部分１４０−１等に含まれる回
路も同様である。部分１４０−８において、ライン１３
０−８に接続する演算ユニツトからの出力は、装置２１
５及び２１６によつてＹレジスタ又は累算器のいずれか
に選択的に接続される。装置２１５はゲート２１８から
信号AUTOAを受けとる。装置２１６はゲート２１７から
信号AUTOYを受けとる。両ゲート２１７及び２１８は、
φ５といつしよに命令デコーダ８２から信号AUTOY及びA
UTOAを受けとるので、AUTOA又はAUTOYのいずれかが-Vdd
である為にはφ５が−Vssでなくてはならない。故に、
累算器１５０，１５１又はＹレジスタ１４８，１４９
は、φ５の間だけロードされ得る。

RAMＹレジスタ１４８，１４９は、実際には４つのイン
バータから成る１つのループ２１９を有する１つの回路
である。CPU(A)への情報およびCPU(B)への情報はループ
２１９に含まれる。装置２１６が導通すると、加算器１
２５からの情報は、レジスタ１４８のインバータ２２１
へライン１３０によつて伝えられる。RAMレジスタＹル
ープ２１９のオペレーシヨンは、第２Ａ図に示されるも
のと同様である。φ６が発生し、２２２内で変換された
情報はインバータ２２２に転送される。φ４が発生する
と、２２１内の情報は変換され１４９−８のループの上
部分に存在するインバータ２２３内に蓄積される。実際
には、１４９−８及び１４８−８の内容は、クロツク周
期のタイミングに従つてCPU(A)又はCPU(B)のいずれかの
内容となる。累算器１５０，１５１のオペレーシヨン
は、加算器１２５からの情報を受けとり第１にその情報
をインバータ２２４にロードし、φ６が発生した場合こ
の情報をインバータ２２５に転送する４つのインバータ
からなる１つのループ２２０が存在するという点におい
て同様である。RAMＹ１４８又は１４９の出力は、ライ
ン２２８上のインバータ２２３から、またはライン２２
７上のインバータ２２１から受けとられる。同様に、累
算器１５０，１５１の出力は、ライン２２９上のインバ
ータ２２４から又はライン２３０上のインバータ２３１
から受け取られる。

状態回路 第６図は、状態回路を示している。多重ゲート２３２
は、演算ユニツト１２５からの比較線２１０、命令デコ
ーダ８２からの不等（not-equal）制御線であるNE、加
算器１２５からのキヤリー出力であるライン２０６及び
命令デコーダ８２からのキヤリー制御線であるＣ８の以
上４つの入力を受けとつている。比較線がステータスに
接続される場合、ＮＥは高くセツトされ、故に、ライン
２１０は、ライン２３９に転送される。キヤリービツト
が転送されると、Ｃ８は高くなり、ライン２０６は２３
９へ転送される。状態回路１２７は、φ１およびφ２の
両方にクロツク周期され、NORゲート２４０を通りライ
ン２３９から信号を受けとる。同様に状態回路１２６
は、まずφ２によつて次にφ１によつてクロツク周期さ
れるNORゲート２４１を通りライン２３９からの入力を
受けとる。上記の２つの回路１２６，１２７からの出力
はφ３によつてクロツク周期され、状態線ＳＴとして知
られる一つの出力に集まる。ゲート２４０及び２４１
は、ともに初期化回路からの入力を受けとる。状態ラツ
チ１４３および１４４は、ゲート２３３及び２３４を通
り装置２３７及び２３８を通つてライン２３９の入力に
よつてセツトされる。CPU(A)の状態ラツチがセツトされ
ると、命令線セツト状態ＳＴが高くなり、φ１が高くな
るとゲート２３４が装置２３７を作動させライン２３９
上の情報を状態ラツチ１４３に転送することが可能にな
る。同様に、“ＳＴ”線が高くφ２が高い時、ゲート２
３３は、装置２３８を作動させ、ライン２３９上の情報
の状態ラツチ１４４への転送を可能にする。状態ラツチ
１４３は、φ２によつてリフレツシユされ、状態ラツチ
１４４は、φ１によつてリフレツシユされる。状態ラッ
チ１４３は、ライン２３５から出力され、状態ラツチ１
４４はライン２３６から出力される。

制御キーボードビツト論理 命令デコーダブロツク８２のCKB論理部分は、第７図に
示される。これは４つの同一の多重ゲート２４０−１，
２４０−２，２４０−４、及び２４０−８から成つてい
て、これらのゲートは、ライン９１上にCKB１からCKB８
までの出力を発生している。CKB出力９１は説明した加
算器入力選択器１１９及び１２０と、RAM書き込み制御
８９に接続される。多重ゲート２４２−１から２４２−
８はそれぞれ、３つの分離するゲート配列２４５，２４
４及び２４３を有している。これらはそれぞれある条件
のもとに、ライン７２上にその時与えられる命令ワード
に応じてCKB出力を発生する。ゲート配列２４３はＲ
０，Ｒ１，Ｒ７を受けとりANDゲートへ送る。Ｒ４が多
重ゲート２４２−１においてはＲ７に取つて代り、２４
２−２ではＲ５が、２４２−４ではＲ６が取つて代る。
このゲート配列の目的は、命令コード01×××××が実
行される時にそれぞれＲ４，Ｒ５，Ｒ６，Ｒ７をCKB１
からCKB８にそれぞれ置くことである。ゲート配列２４
４は、ライン４０からＲ０，Ｒ１，Ｒ２，Ｒ３，Ｒ４を
受けとり、入力キーボードマルチプレクサ１０６からＫ
８を受け取る。この配列の目的は、命令語００００１×
××が実行される時にライン９０を通つてきたキーボー
ド入力をライン９１に出力することである。ゲート配列
２４５はRAM８１内のビツトをセツトしたりセツトしな
おしたりする機能を有し、ライン７２からＲ０，Ｒ１，
Ｒ２及びＲ３を受けとり、ANDゲートへ入力する。故
に、この部分は命令語がＲ６又はＲ６、Ｒ７又はＲ７の
いずれかに応じ、その結果４つのゲート２４２−１から
２４２−８の１つのみが“１”のCKB出力を発生する。
これによつてビツトオペレーシヨンの為、４つのビツト
のうちの１つが選択される。CKB論理２４２のオーバオ
ール機能は故に３層構造である。第１に命令コードにお
いて、Ｒ５からＲ８までのフイールドに現われる４ビツ
トの定数はライン９１に与えられる。第２に、ライン９
０上のキーボード又は外部入力がライン９１に与えられ
る。第３に、４本のライン７２のうちの１本が、RAM８
１内の４ビツトのデジツトの１つをアドレス指定する為
に選択される。これらの機能は全てライン７１上にその
時与えられる命令ワードによつて制御されている。

命令デコーダ 第８ａ図及び第８ｂ図は、ブロツク８２の命令デコーダ
（instruction decoder）部分を示し固定命令及び命令P
LAの両方を含む。第８ａ図を参照すると、ライン７３
は、真及びその補数の型のROM６からの８本のラインか
ら成つていて命令デコーダ８２に入力されている。これ
らのラインは、ライン２５０に変換されている。２５０
の中の選択されたラインの作動は、装置２４８に従いφ
６において有効である。ゲート２４７のパターンはＰ型
拡散ライン２５０およびそれらの間に挿入されたＰ型拡
散ラインVss（図示せず）に接続される円で表わされた
薄い酸化物領域であつて、故にそれぞれの円においてMO
Sトランジスタを形成している。それぞれのライン２４
９は、もしライン２４９と交わるライン２５０のいずれ
が、その上に円又はゲートを有していてVddによつて作
動される時、“Vss”又は“１”の出力を発生する機能
を有する。さもなければライン２４９はφ６の期間の間
はVddである。命令バス７３（情報及びその補数）が有
効で、PLAのマクロ命令の部分において、ゲート２４７
ようなゲートの１つが作動されるような場合には、マク
ロ命令線２５０の特定の１つのラインが論理ゼロのまま
で残るか、Vddに充電され、それぞれのマクロ命令が実
行される。多くの場合、ゲート２４７のようなゲートの
少くとも１つは、作動され、これにより、大部分のマク
ロ命令線２５０に放電路が与えられる。これらのライン
は論理“１”を示す。マクロ線２５０のうち１本は、充
電されたまま残り、それぞれのマクロ命令が実行され
る。第８ｂ図は、７つの命令を作る命令デコーダの他の
部分を示している。SBIT，RBIT，RSTRはROM６からのそ
れぞれのライン７３が作動された時及びφ５が高い時に
全て作動される。TODAはφ２が高い時は低くなる。φ１
が高い時、TODBは低い。φ１が高い時、IOCは低い。

JAM線７１２は出力パツド１６５から７３を通り命令線
７１に命令を入力する為のテストモードで使われる。こ
れによつて使用者は別のメモリからの命令を実行させる
ことができる。OUTROM線もROM６の内容を出力パツド１
６５にロードするテストモードで使用される。これによ
つて使用者はROM６の内容を調べることができる。

残る命令は、第９図に示される論理によつて作り出され
る。LDXはφ４が高い時に発生され、第９ａ図に示され
る命令００１０１×××である。呼び出し命令は、第９
ｂに示されるように、１１××××××命令によつて発
生される。禁止線もシステム試験中に、呼び出し信号が
作動されることに制限を与えている。第９ｃ図は、TPC
命令を示している。TPC命令は、００００１０１１とい
う１つの命令があり先に述べた禁止命令がない時に発生
される。LDPは第９ｄ図が示すように、０００１であつ
て禁止命令のない時に作動される。第９ｅ図は、回帰信
号の発生を示している。回帰信号は、回帰バーの補数で
あり、禁止命令がなく１１１１０００命令である時発生
される。BRNCAL信号は、状態線が高く、禁止線が高い１
０××××××命令により第９ｆ図に示される論理によ
つて発生される。禁止線は、テストモード中で使われ、
先に述べた様にROM６のダウンロードの間分岐したり、
サブルーチンを呼び出したり又はサブルーチンから回帰
したりすることを防ぐために使われる。

入力 第３Ａ図を参照すると、CPU(A)キーボード入力１０４及
びCPU(B)キーボード入力１５５は、多重プロセツサへの
入力情報を与えている。第１０図はCPU(A)キーボード論
理１０４の拡大図である。CPU(A)キーボード論理は、４
つの同様の入力ブロツク１０４−１，１０４−２，１０
４−４，１０４−８から成つている。ここでブロツク１
０４−１を参考してみると、CPU(A)キーボード入力の最
下位ビツトＫＡ１は、パツド２９１−１の入力に接続さ
れ、入力信号の波形整形用のシユミツト・トリガー３０
５と、ライン１１８に情報を与える為結合された回路３
０６とを含むブロツク１０４−１に入る。同様にして入
力パツド２９１−２，２９１−４，２９１−８はライン
１１７，１１６，１１５にそれぞれ入力情報を与えてい
る。ライン１１５はスイツチ１０２の中に接続され、ラ
イン１００にも情報を与えている。スイツチ１０２は使
用者がプログラム可能で図の様に、使用者がパツド２９
１−８から直接にきた情報を入力すること又は、図示し
た様にパツド２９１−８で得た情報をライン１００を介
しデバイダに送りライン９８を介しデバイダから送られ
た出力をスイツチ１０２で受けとりデバイダを用いるこ
とのいずれかを可能とする。ライン１０５は、このスイ
ツチの出力であつて、この入力情報を、多重プロセツサ
ユニツトへ与えている。

ここで第１１図を参照すると、デバイダ９７が示されて
いる。デバイダへの入力は、入力パツド２９１−８で発
生し、先に述べたライン１００によつて送られる。出力
デバイダは、フリツプフロツプ２９１，２９２，２９
４，２９５，２９６から作られた簡単なデバイダ回路で
ある。このデバイダは、２による分割又は１０による分
割又は２０による分割の信号を出力９８に送つている。
さらに初期条件を設定する間、デバイダ９７を０にセツ
トし直し、テストの間デバイダ９７のバイパスとなるラ
イン２８９も接続される。

次に第１２図を参照すると、CPU(B)キーボード入力１５
５が状態ビツト出力ブロツクとともに示されている。CP
U(B)キーボード入力は、第１２図に、４つの構成ブロツ
ク１５５−１，１５５−２，１５５−４，１５５−８と
して示されている。ブロツク１５５−１，１５５−２及
び１５５−４は互に類似している。ブロツク１５５−４
は、キーボード入力パツド３０８−４から入力信号を受
けとり、その入力信号をシユミツトトリガー回路３０９
を通りライン１３３に転送する。この多重プロセツサの
特別な設計上の特徴は、CPU(B)へのキーボード入力を、
出力としても使用可能にした点である。パツド３０８−
１から３０８−８が入力に使われるか出力に使われるか
の決定は、命令TDO及びIOCを使用するプログラム制御の
もとに行われる。TDOが入力／出力ブロツク１５５−１
から１５５−８を出力モードに強制的にするので、出力
情報は、パツド３０８−１から３０８−８に出力され
る。出力状態において、ブロツク１５５−１から１５５
−８は、第３ａ図が示すようにライン１５６上の情報を
受けとる。第１２図にもどつてライン１５６−１，１５
６−２，１５６−４，１５６−８は、それぞれ、ブロツ
ク１５５−１から１５５−８への入力として示されてい
る。次にブロツク１５５−４を参照すると、CPU出力レ
ジスタ１５９（第３ａ図参照）からのこの入力は、ライ
ン１５６−４を介しゲート３１０に、制御線２９７−４
と共に入力される。この制御線２９７−４は、第１３図
に示されるスイツチから始まつている。この信号は、信
号がハイである時にブロツク１５５−４にスイツチを入
れ、ライン１５６−４にパツド３０８−４を通しビツト
情報を出力させる。ブロツク１５５−４はまた初期化信
号である入力３００−４を受けとりこのブロツクの内容
をゼロにする。ブロツク１５５−８は、使用者にもう１
つの選択の余地を残している。この選択とは、ブロツク
２９９内に含まれた原点交差検知回路のことである。使
用者は、パツド３０８−８から直接くる入力と、この原
点交差検知回路からくる入力のいずれかを選択すること
ができる。この原点交差検知機能は使用者が、６０Hz電
力信号をシステムタイミングの基礎とすることを可能に
する。使用者は、プログラムスイツチ１３５のいずれか
を選択しパツド３０８−８からの入力と、原点交差検知
回路からの入力のいずれかを選択する。選択された信号
はいずれも次にシユミツトトリガー回路３１１を通りラ
イン１３４へ転送される。ブロツク１５５−８内の残る
回路はブロツク１５５−４で説明されたものである。

ブロツク１５７は２つの目的に使用される。通常の状態
における第１の目的は、出力レジスタ１５９からの状態
ラツチ情報を接続することである。この情報は、ライン
１５８から与えられ、ライン２９８上でゲート３１２に
おいて開閉入力される。ライン２９８は、第１３図に示
すスイツチング回路からの出力コマンドを有している。
テストモードの間、ライン３１６がアクテイブな場合φ
１がＳＢパツド３０７に出力される。ライン３１５がア
クテイブで故にライン３１６がアクテイブでない場合、
ステータスＳＴはＳＢパツド３０７に出力される。テス
トモードの間、ライン３１６又はライン３１５のいずれ
かのラインがCPUBの状態情報を含むライン１５８及びテ
スト中のCPU(A)、CPU(B)の両方の状態を含む代用線３１
４を、移動させる。ライン３１３は初期化線であつて、
初期条件を設定する間、ブロツク１５７の内容をゼロに
する。

第１３図は、キーボード入力論理１５５をCPU(B)への出
力論理に変える為に使われるスイツチを示している。こ
の回路は、TDO命令が実行される時に、アクテイブにな
るライン３２０上の入力信号を受けとる。この信号が、
キーボード回路１５５を出力モードにするようにスイツ
チをかえさせる。第１３図の回路も入力３２１を受けと
つている。入力３２１は、IOC命令が実行される時に、
アクテイブになる信号である。この命令によつて、入力
から出力または出力から入力への切り換えが行われる。
このスイツチの出力はライン２９７で転送される。ライ
ン３２３は、初期条件の設定の為に与えられており、回
路を入力モードにする。

第１４図は、第３ａ図に於るマルチプレクス（多重）回
路１０６が示されている。前に述べたCPU(A)キーボード
入力回路１０４からきたライン１１８，１１７，１１
６，１０５及びCPU(B)キーボード入力回路１５５からの
ライン１３１，１３２，１３３，１３４を受けている。
タイミング信号φ３は、φ３がロウの時及びφ３がハイ
の時にCPU(A)キーボード入力回路１０４からの２を選択
し、インバータ３１９は、CPU(B)回路１５５からの入力
を選択する。選択されたラインは、ライン９０−１，９
０−２，９０−４，９０−８を通し出力される。

出力 第１５図は、２つの出力レジスタ１６２及び１５９を示
している。出力レジスタ１６２は、CPU(A)への出力を有
し、出力レジスタ１５９は、CPU(B)への出力を有してい
る。CPU(A)及びCPU(B)の両方の状態ラツチ情報の為のバ
ツフアも含まれている。CPU(A)の為のバツフアは１６２
−１，１６２−２，１６２−４，１６２−８，１６２の
Ｓで表示される５つの区域に分けることができる。区域
１６２−１から１６２−８は、CPU(A)のモードにおいて
第３ａ図におけるライン１６１に相当するライン３２６
を通る累算器の出力専用である。区域１６２−Ｓは、CP
U(A)の状態ラツチ情報を転送する。区域１６２−１にお
いて累算器のビツトは、クロツク周期装置３３５を通つ
たラインのグループ３２６からの入力である。装置３３
５は、CPU(A)でTDO命令が実行される時にアクテイブと
なる。このラインは、ライン３２７が“１”である時に
ゲート３３６にクロツク同期されて送りこまれる。CPU
(A)が初期条件を設定され、出力バツフア１６２がゼロ
にされる時、ライン３２７がアクテイブとなる。累算器
情報入力は、φ１がアクテイブになると、累算器の情報
入力が装置３３７を通りクロツク同期されてロードさ
れ、２本のライン１６３−１の上側のラインが出力とな
る。１６２の残る４つの区域も同様な状態で動作する。
区域１６２−２はラインの対１６３−２上に第２の累算
器ラインを転送する。区域１６２−４は、第４の累算器
ラインを、ペアのライン１６３−４に転送している。区
域１６２−８は累算器からの第８のラインをペアのライ
ン１６３−８に転送している。区域１６２−ＳはCPU(A)
の状態ラツチ情報をペアのライン３３４に転送してい
る。第１５図に示すブロツク１６２の隣りは、CPU(B)の
出力バツフアを含むブロツク１５９である。CPU(B)の出
力バツフア１５９は、５個の区域に分けることができ
る。第１の区域１５９−１は５個の区分全てに代表的な
ものであり、累算器からの入力を受けとつている。区域
１５９−１は、ラインのグループ３２６の中の第１の累
算器ラインから入力を受けとつている。このラインは、
CPU(B)でTDO命令が実行される時に装置３３８を通つて
送られてくる。この情報はさらにφ２がロウの時に装置
３３９を通りゲート入力される。ゲート３２５はこの累
算器ライン並びに、CPU(B)に初期化される時アクテイブ
になる。ライン３２８に接続されている。ゲート３２５
がアクテイブでなくなると、CPU(B)の出力はゼロにな
る。出力バツフア１５９の他の５個の区域におけるオペ
レーシヨンは同様に行われる。特に、区域１５９−Ｓは
１５９−１における累算器情報の出力と同様な方法でラ
イン３３１から得たCPU(B)の状態ラツチ情報をライン３
３３に出力する。ライン１５６−１から１５６−８はそ
れぞれCPU(B)キーボードブロツク１５５−１から１５５
−８への出力である。ライン３３３上の状態ラッチ情報
出力は、状態パツドＳＢ１５７に転送される。

第１６図は、出力プログラム論理配列１６４を示してい
る。出力プログラム論理配列は、３２項目セグメント装
置であつて、使用者によつてプログラム可能でライン３
４０におけるφ２がロウの時にライン３４１に８つの出
力を与える。ライン３４２は、ROMの内容が出力パツド
１６５までダウンロードされるテストモードの間、及び
出力パツド１６５をランダム論理入力に変換するランダ
ム論理テストの間、出力PLAが接続されないようにして
いる。

第１７図は、８つのCPU(A)出力ポート１６５の２つを示
す。出力パツド１６５−７は、３つの入力信号３４１−
７、３４４，３４３を受けとる。３つの入力は全てゲー
ト３４７に接続され、ライン３４４によつてシステムが
テストモードになつていない場合、又は、ライン３４３
によつてシステムが初期条件設定動作になつていない場
合に、ライン３４１−７上の信号が出力可能にする。ラ
イン３４３が初期条件設定動作中でかつアクテイブであ
る時、装置３５０を介してくる出力もゼロにする。出力
パツド１６５はテストの間特別な機能を有している。あ
るテストの間、これらのパツドはROM６をダウンロード
する出力ポートとして使用される。第２のテストのある
モードにおいてパツドは、命令バスを通り命令をロード
するのに使用される、第２のテストの第１の部分が実行
される時、ライン３４４はアクテイブになり、先に述べ
たゲート３４７によつて区域１６５−７にくる出力をす
べて入力できなくし、パツド３４６からの情報をライン
３４９を通りライン３４８を通つて装置３５１によつて
制御されてライン３４１−７へ入力することを可能にし
ている。１６５における他の区域も同様にして操作され
る。この第２のテストの第２の部分の間は、出力パツド
１６５が出力モードにもどる。

プログラムカウンタ 第１８図は、第３ｂ図に示されるプログラムカウンタを
示している。プログラムカウンタ１９がCPU(A)の為のプ
ログラムカウンタを含み、プログラムカウンタ４０がCP
U(B)の為のプログラムカウンタを含んでいる点を除く
と、プログラムカウンタ１９とプログラムカウンタ４０
とは同一である。更に、プログラムカウンタ１９におけ
るφ１信号は、プログラムカウンタ４０におけるφ２で
ある。一方、内部的構成は同じである。故にここではプ
ログラムカウンタ１９のみ示され且つ説明される。第１
８図は、サブルーチンレジスタ３３及びそのレジスタと
プログラムカウンタ１９との関係も示している。サブル
ーチンレジスタ３３は、３つの区域３３−１，３３−
２，３３−３に分けられていることを覚えておかなくて
はならない。区域３３−１は、サブルーチンの実行され
る間プログラムカウンタを蓄積するRAMセル３７６を含
む。区域３３−２及び３３−３も同様な構造である。プ
ログラムカウンタ及びサブルーチンレジスタの両方は、
プログラムカウンタ１９からの６ビツトの情報を表わす
６つの縦に並んだ区域に分けられていることに注意しな
くてはならない。残りの区域も同様である為、プログラ
ムカウンタ及びサブルーチンレジスタの一番左側の区域
のみが示されている。プログラムカウンタ１９は、通
常、分岐、サブルーチン、初期条件設定の４つの基本的
モードのオペレーシヨンを有している。通常モードに於
て、プログラムカウンタは、信号３５８を受けとり、こ
れによりインバータ３６９内に含まれる情報を装置３７
０によつてインバータ３６８に入力可能にする。３６８
内に含まれるビツト情報は次にプログラムカウンタ１９
への出力であるライン３５５に出力される。３５５上の
情報は、φ１（CPU(B)ではφ２）である間にROMＹデコ
ーダに、また第１９図に示されるフイードバツク回路の
両方に送られて次の命令が呼びだされる。通常オペレー
シヨン下では、PCA０からPCA５で示される命令カウンタ
出力は、第１９図のフイードバツク回路に送りこまれ、
故に、ライン３５９によつて次の命令アドレスを与え
る。φ１が発生すると、３５９上の情報がゲート３６９
にロードされ、次のφ２のクロツクが発生すると、ライ
ン３５８がアクテイブになり、装置３７０が装置３６９
から３６８への情報の通過を可能にする。これはフイー
ドバツクレジスタであつて、通常の二進数、即ち００，
０１，１０，１１等の形式ではカウントできないことを
覚えておかなくてはならない。むしろ、これは、シフト
レジスタを通つて１をシフトし、次に０をシフトすると
いうようにシフトする疑似ランダムプログラムカウンタ
である。シフトレジスタへの手順カウントは、０００，
００１，０１１，１１１等である。故に、プログラムカ
ウンタが通常オペレーシヨンである限り、フイードバツ
クレジスタは追加のビツトをプログラムカウンタに与え
てアドレスを増加させる。プログラムカウンタが作動す
る次のモードは分岐モードである。分岐モードが発生し
た場合、ライン３５７上の信号が装置３７１をアクテイ
ブにし、これによりROMからの命令に含まれる新しい分
岐アドレスがプログラムカウンタに入力され、または、
さらに詳しくはインバータ３６８に入力される。ROMか
らロードされたプログラムアドレスは、PCA０からPCA５
までのプログラムカウンタ線に現われる。故にφ１がア
クテイブである場合、ライン３５９の有する情報は、フ
イードバツク回路を通つて転送されることによる新しい
分岐アドレスプラス１となる。この新しいアドレスはイ
ンバータ３６９に蓄積され、通常のオペレーシヨンにお
いてライン３５８がアクテイブになることによつて新し
いプログラムアドレスがインバータ３６８にロードされ
る。故に、分岐命令が実行されることによつてROM及び
その点から直接に新しいアドレスがロードされ、通常の
オペレーシヨンにおいてプログラムカウンタが新しいア
ドレスから増加を開始する。次のオペレーシヨンのモー
ドは、プログラムカウンタが増加されたアドレスを３３
の中のサブルーチンレジスタの１つに蓄積させる呼び出
し命令の実行である。呼び出しが実行される時、φ２が
発生されたライン３５７はアクテイブになり、ROMから
送られたアドレスがライン３５６とライン３７５の残る
ラインを介し、プログラムカウンタにロードされること
が可能になる。同時にインバータ３６９内に存在した古
いアドレスプラス１は、呼びだし命令が実行される時
に、ロウになるライン３６２によつてアクテイブとなつ
た装置３７３を通りサブルーチンレジスタ３３−１にロ
ードされる。これによつてこのビツト情報がRAMセル３
７６内に蓄積される。このRAMセルは、テキサスインス
ツルメンツ社に譲渡された米国特許第3,9５8,8１８号に
示されるRAMセルと同一である。この米国特許は、参照
としてここに示す。古いアドレスが無効にされると同時
に、増加された古いアドレスは、RAM内に蓄積され、新
しいアドレスが蓄積される。新しいサブルーチンアドレ
スにおける実行が続行され、このアドレスは、通常オペ
レーシヨンにおけると同様にフイードバツク回路へと送
りこまれる。回帰命令が発生し、実行される時、セル３
７６内に蓄積された増加された古いアドレスは、ライン
３６１上の回帰信号によつてアクテイブとなつたゲート
３７２を通りインバータ３６９へロードされる。次のφ
２が実行される時、ライン３５８が装置３７０をアクテ
イブにし、増加された古いアドレスがインバータ３６８
にロードされる。RAMセル３３−１，３３−２，３３−
３のうちどれが古いかプログラムアドレスを収容するか
の決定は、後述するサブルーチンラツチ３４からの出力
であるライン３６４，３６５，３６６によつてなされ
る。この３本のラインは、サブルーチンの収容力が３段
階で可能なことを表わしている。３６４，３６５，３６
６のいずれが１であるかということがどのRAMセルが増
加された古いプログラムアドレスを収容蓄積するかを決
定する。

プログラムカウンタの為の残るオペレーシヨンモード
は、初期条件設定モードである。初期条件設定モードの
間、ライン３６３は、アクテイブとなり、故に装置３７
４がインバータ３６８の内容を接地する。初期化には、
インバータ３６９の初期条件の設定に可能な時間をかけ
る必要がある。これは、ラインPCA０からPCA５までのフ
イードバツク回路オペレーシヨンによつて実行され、φ
１が発生すると、次に増加された初期化アドレスがイン
バータ３６９内へロードされる。

ここで第１９図を参照すると、フイードバツク回路は、
多重ゲート３７７，３７８，３７９及び３８０から成つ
ている。これらのゲートの機能は、プログラムカウンタ
の出力に情報を送り、前述のようにライン３５９に増加
された信号を与えることである。

サブルーチンラツチ 第２０図は、CPU(A)の為のサブルーチンラツチ回路３４
を示している。CPU(B)のサブルーチンラツチ５５も同様
である。故に、ここではサブルーチンラツチ３４のみに
関し示し、説明する。

サブルーチンラツチ３４は、３段階のサブルーチンを有
している。最高位レベルのサブルーチンが占められると
は、ライン３６４，３６５，３６６のうちどれかが
“０”を出力し、その他が“１”を出力するこの回路に
よつて意味される。換言すれば、もしレベル１が占めら
れると、ライン３６４が“０”を出力し、ライン３６
５，３６６が“１”となる。もしレベル３が占められる
と、ライン３６４，３６５が“１”となりライン３６６
が“０”となる。初期条件設定において、装置３８２，
３８３，３８４は、ライン３６３上の初期化信号によつ
てアクテイブとなり、インバータ３８５，３８７，３８
９を接地し、サブルーチンラツチ３６４，３６５，３６
６の出力が“１”となるようにする。ライン３７９は、
有効な呼び出しが実行される時、ライン３７９はアクテ
イブとなる。有効な呼び出しとは、呼び出し命令が発せ
られ且つ状態線がハイである時と定義される。ライン３
７９がアクテイブとなる時、装置３９５，３９４，３９
７がアクテイブとなる。同時に、“０”がインバータ３
８５にロードされる。インバータ３８５の出力及び回路
CL1Aは、φ４の発生に基づき装置３９８を通り、φ２が
ロウになる時（即ちCPU(B)においてはφ１がロウとなる
時）ゲート３９１を通りライン３６４に至る。これによ
つてサブルーチンレジスタの第１レベルがアドレス指定
される。増加されたプログラムカウンタアドレスは、こ
こでサブルーチンレジスタ３３内に写しとられる。CL1A
はマスタ・スレイブ方式レジスタラツチ回路として周知
のシフトレジスタである。インバータ３５８の内容は、
φ５の発生によつてインバータ３８６に送られる。３８
６の内容は３８５の内容の補数である。φ６が発生する
と、３８６の内容は、再びインバータ３８５に蓄積され
る。他の有効な呼び出し命令が発生すると、ライン３７
９はロウになり、装置３９５か再びアクテイブになる。
インバータ３８６，３８８及び３９０の出力の全部は
“１”とならないのでゲート３８１は“１”になる。第
１レベルが占められる時、３８６の内容は“０”で、こ
の為、装置３９５がアクテイブとなることによつて
“１”がインバータ３８７内に蓄積される。この時、
“０”がインバータ３８５内に蓄積される。故に、CL2A
の出力は、“１”となりφ４の発生によつて装置３９９
を通り、φ２が終わり、ライン３６５がロウになる時、
ゲート３９２を通つて転送される。第３の有効な呼び出
し線の発生に基づき、３７９は再度ロウとなり、装置３
９７をアクテイブにする。装置３９７は、“１”をイン
バータ３８９にロードしインバータ３８７をゼロにする
ことによつて“１”は、第３のレベルに動き、サブルー
チンレジスタ３３内の第３のサブルーチンRAMにロード
する為ライン３６６を“１”にする。追加の呼び出しが
実行される場合、回路は変化せずにプログラムカウンタ
は新しい呼び出しアドレスに分岐する。回帰ステートメ
ントと遭遇する時、全て３つのレベルが占められている
この場合において、ライン３７８はハイでゲート４０１
をアクテイブにすることによつてインバータ３８９の内
容が接地される。故にライン３６６の出力は“０”とな
る。同様に他の回帰が実行される時、装置４０２がアク
テイブとなり、インバータ３８７の内容をゼロにしライ
ン３６５が“０”にもどされる。第３の回帰の実行によ
つてライン３７８はロウとなり、装置３９６はアクテイ
ブとなることで、インバータ３８５はゼロとなる。故に
３つのラツチ回路は、それぞれのもとの状態にもどる。
これ以上の追加の回帰は、ノーオペレーシヨンとして扱
われる。

章アドレスレジスタ及び章バツフアレジスタ 第２１図は、第３ｂ図に示される章レジスタ２６及び章
バツフアレジスタ３９を示している。章レジスタ２６及
び章バツフアレジスタ３９はCPU(A)専用のものである。
章バツフアレジスタ６１及び章レジスタ４７は、CPU(B)
専用のものであつて、CPU(A)のと同一である。

ここで第２１図を参照すると、章レジスタ及び章バツフ
アレジスタが部分に分かれて示されている。章バツフア
レジスタは、図の上部分に３９−２３９−１として示さ
れている。章バツフアレジスタのそれぞれの区域は、章
レジスタに転送される１ビツトの情報に対応している。
それぞれの区域は、他の区域と同一であるので３９−１
のみについて説明する。同様に図の下部分には、２つの
区域２６−１、２６−２から成る章レジスタが示され、
この２つの区域は同一である為、２６−１のみにつき説
明する。

２６−１の中において、章レジスタ内のビツト情報の実
際の蓄積は、インバータ４２５及び４２６の中に含まれ
ている。このインバータ４２５，４２６は、前述のもの
と同様のマスタースレーブラツチ回路中で操作される。
通常のオペレーシヨンの間、φ２（CPU(B)ではφ１）に
相当するライン４１７からの信号は、情報をインバータ
４２５からインバータ４２６へもどす。これはライン４
１７がロウである時にアクテイブでる装置４０９によつ
て実行される。φ１（CPU(B)はφ２）が発生すると情報
はリフレツシユされてインバータ４２５に戻り、情報は
装置４２８によりインバータ４２６からインバータ４２
５へ戻る。章レジスタの内容の出力は、ライン４２４上
で有効であつてインバータ４２６の内容である。同様き
章レジスタ区域２６−２に関して出力はライン４２１上
でなされる。通常オペケーシヨンの間、インバータ４２
６内の章アドレスは簡単にインバータ４２５でリフレツ
シユされ一定を保つ。分岐オペレーシヨンの間、新しい
アドレスが章バツフア３９−１からロードされなくては
ならない。章バツフアレジスタ内の情報はインバータ４
３０に含まれている。インバータ４２９は、装置４３１
によつてφ１（CPU(B)ではφ２）が発生される間インバ
ータ４３０によつてリフレツシユされる。分岐オペレー
シヨンの間、ライン４１６がロウとなつて装置４０８が
アクテイブとなる、インバータ４３０内し含まれたアド
レスがインバータ４２６にロードされる。章バツフアイ
ンバータ４３０に最初にロードされたアドレスは、ペー
ジバツフアの出力であるライン４０２から始まつてい
る。TPC命令、即ちページバツフアを章バツフアに転送
する命令が実行されることに基づき装置４０４がアクテ
イブとなる時、転送が実行されたこれによりライン４３
３がアクテイブとなる。ライン４０２からの情報は、φ
１（CPU(B)ではφ２）が再度リフレツシユされる。分岐
が発生すると、インバータ４３０内の情報は、章アドレ
スレジスタ及びインバータ４２６に転送される。分岐オ
ペレーシヨンのもとでφ２（CPU(B)ではφ１）である間
ライン４１５はロウになる。故にページアドレスバツフ
アレジスタから章バツフアレジスタに転送された情報は
まずインバータ４２９に変換され、次にインバータ４３
０に変換される。分岐命令の実行に基づきインバータ４
３０の内容は、φ２の間に装置４０８を通り章アドレス
レジスタのインバータ４２６へロードされる。長いサブ
ルーチン呼び出しが実行される間、TPC命令で呼び出し
命令が実行される以前にサブルーチンの章がロードされ
る。これによつてサブルーチンの章が、前述のように章
バツフアインバータ４２９及び４３０にロードされる。
次に呼び出し命令の実行にともないアドレスは章アドレ
スレジスタインバータ４２６である。呼び出しモードの
間、この章は、ライン４２３を介し、呼び出し命令の実
行の間、アクテイブとなる装置４１１を通つてサブルー
チンRAMにロードされる。故にφ２のロウである時間内
に含まれたφ５である間ライン４１９は“０”となる。
同時に、ライン４１６がローであることにより装置４０
８が章サブルーチンアドレスをインバータ４３０から章
アドレスレジスタインバータ４２６へ転送可能にする。
回帰モードの間、章アドレスレジスタは、ライン４２３
によつてインバータ４１２及び回帰命令が実行される結
果ライン４１８がロウとなる時にカクテイブとなる装置
４１０を通り、章サブルーチンレジスの内容がロードさ
れる。これはφ２である間（CPU(B)ではφ１）に起こ
る。この最初のアドレスは、章アドレスレジスタインバ
ー４２５にロードされ章アドレスインバータ４２６へま
わされる。更に章サブルーチンレジスタの内容は、回帰
命令の実行される間アクテイブとなる装置４０７を通つ
て章バツフアレジスタにロードされる。

初期条件設定の間、章バツフアレジスタ３９は、ライン
４２０がアクテイブとなることで“０”にセツトされ
る。ライン４２０は、装置４０６により、章バツフアレ
ジスタインバータ４２９に“１”を入力させ、これによ
り“０”が章バツフアレジスタインバータ４３０にロー
ドされることになる。章バツフアレジスタ情報は“０”
となる。同時にライン４２０が装置４２７をアクテイブ
にすることで章アドレスレイスタインバータ４２６を接
地し、故にライン４２４上の出力が“０”となる。最後
に、テスト期間中、章アドレスレジスタインバータ４２
５の内容は装置４０３がアクテイブとなる時にライン４
１３からロード可能となる。これにより、ROMのテスト
の間、キーボード入力からアドレスがロードされる。

章サブルーチンジスタ 第２２図は第３ｂ図に示される章サブルーチンレジスタ
２４を示し、これは章サブルーチンレジスタ４５と同様
のものである。この章サブルーチンレジスタは、２つの
区域２４−１及び２４−２に分けられる。章サブルーチ
ンレジスタのそれぞれの区域はさらに３段階のサブルー
チンに分けられる。区域２４−１に関しては３段階の区
分は、２４−１−１、２４−１−２及び２４−１−３と
なる。区域２４−１が２４−２と同一なのでそれぞれの
段階は、第１の段階と同一である。故に、区域Ｉ４−１
の第１段階、即ち２４−１−１のみに関し説明する。

サブルーチンは、RAM構造４４２を含み、前述のRAMセル
構造と同様である。このRAMは、ライン４２３で前述の
章アドレスレジスタ４２５から入力を受けとつている。
このRAMセルは、ライン３６４がロウとなる時このビツ
トの情報のロードが可能となる。ライン３６４は前述の
ようにサブルーチンラツチ３４から始まる。RAMセル
は、リサイクルされ、図のようにライン４３６における
セルへの書きこみ時間はφ５でライン４３７におけるセ
ルからの読出し時間はφ４であることを示している。同
様に24−１−２におけるRAMセルも、ライン３６５がロ
ウの時にサブルーチンラツチ回路からロードされ、区域
24−１−３は、ライン３６６がロウである時ロードされ
ることができる。これらのライン３６４、３６５、３６
６のうち、１本だけが先に述べたサブルーチン呼び出し
の間に“０”となる。

ページアドレスレジス及びページバツフアレジスタ 第２３図は、第３ｂ図に示すページアドレスレジスタ２
１及びページバツフアレジスタ３５を示している。これ
らは、ページアドレスレジス４２及びページバツフアレ
ジスタ４７と同様である。ページアドレスレジスタ２１
は、ページアドレスレジスタ内に含まれる４ビツトの情
報を表す４つの区域２１−１、２１−２、２１−３、２
１−４に分けることが可能である。それぞれの区域は、
同一である為、区域２１−１のみにつき説明する。同様
にページバツフアレジスタ３５も４つの区域３５−１、
３５−２、３５−３、３５−４に分けることができる。
バツフアレジスタ３５−１及び３５−２は同一である。
バツフアレジスタ３５−３及び３５−４は、最初の２つ
の区域がその各々のビツト情報を前述の章バツフアレジ
スタに転送する点において３５−１、３５−２と異つて
いる。このわずかは違いの他は、これらの４つの区域は
同一である。故に３５−１のみに関し説明する。

通常のオペレーシヨンにおいて、ライン４１７がロウと
なり、φ２（CPU(B)ではφ１）がロウとなる時、これに
より装置４５２がアクテイブとなる。装置４５２はイン
バータ４５５及びもう１つの装置４５６に接続されるイ
ンバー４５４に接続される。この４つの電子素子は、前
述の様なマスタ・スレイブラツチ回路を形成している。
この区域に関するページアドレスレジスタの実際の内容
は、インバータ４５４内に収容され、インバータ４５４
から最新にされる。故に装置４５２がアクテイブとなる
時、インバータ４５５がインバータ４５４を最新にす
る。φ１の発生する間（CPU(B)ではφ２）装置４５６
は、インバータ４５４から情報をうけとり、インバータ
４５５を最新にする。CPU(A)が通常オペレーシヨンであ
る限り、循環リフレツシユサイクルが続行する。長い分
岐命令が適正に実行される為に、新しい分岐ページのア
ドレスはページバツフアレジスタ３５内へロードされな
くてはならない。ロードページ命令は、ライン４３３を
ロウにし、これにより装置４４５がアクテイブとなりラ
イン４６４上の情報を、ページアドレスインバータのペ
ア４４６及び４４７へ入力させる。φ１がローである時
（CPU(B)ではφ２）４４７に含まれる情報は、常にイン
バータ４４６の内容で最新にされ、インバータ４４６
は、インバータ４４７の情報で最新にされる。これによ
りライン４６２がアクテイブにされることで、装置４４
９をアクテイブにする。分岐アドレスがロードされる
と、分岐アドレスはページバツフアレジスタ３５に残
る。分岐コマンドが実行され、これがライン４１６及び
装置４５１をアクテイブにする。次にこれによつて、ペ
ージバツフアレジスタインバータ４４７における情報
が、装置４５１を通り、ページアドレスレジスタインバ
ータ４５４内へロード可能となる。

呼び出しサブルーチン命令が実行される間、サブルーチ
ンページのアドレスは、長い呼び出し命令が実行される
前にページバツフアレジスタ３５にロードされていなく
てはならない。これは、LDP即ちページをバツフアにロ
ードする命令によつて為し遂行げられる。このLDP命令
は、ライン４３３がアクテイブにし、故に装置４４５が
アクテイブとなり、次に来るべきサブルーチンアドレス
をライン４６４からページバツフアレジスタインバータ
４４６にロード可能にする。新しいサブルーチンアドレ
スをページバツフアレジスタインバータ４４６へロード
することにおいて、ページバツフアレジスタインバータ
４４７は、ページバツフアレジスタインバータ４４６か
ら最新にされ、このサイクルは、ライン４６２上のφ１
がロウとなる時（CPU(B)ではφ２）、装置４４９によつ
てリフレツシユされる。呼び出し命令の実行に基づき、
ライン４１６はロウとなり、故に装置４５１がアクテイ
ブとなる。故にページバツフアレジスタインバータ４４
７内に含まれた新しいサブルーチンアドレスが、装置４
５１を通つてページアドレスレジスタインバータ４５４
へ導入される。φ２（CPU(B)ではφ１）の中でφ５であ
る期間、４１９はロウになり装置４５８がアクテイブに
されることによつてインバータ４５５内に含まれるペー
ジアドレスは、ライン４６０を通りページアドレスサブ
ルーチンRAMにロード可能となる。ページアドレスレジ
スタのインバータ４５４ヘロードされる新しいページア
ドレスは、後でROM６へのライン４６１に出力される。
回帰ステートメントの実行に基づき、サブルーチンペー
ジRAMの内容は、ライン４６０を介し、ページアドレス
レジスタ２１及びページバツフアレジス３５にロードさ
れて戻る。回帰命令が実行される時、ライン４１８はロ
ウになり、装置４５７をアクテイブにする。故にサブル
ーチンRAM内に含まれるアドレスは、インバータ４５９
と装置４５７を通つてページアドレスレジスタインバー
タ４５５に戻され、装置４５２を通つてインバータ４５
４に転送される。ページアドレスは、ライン４１５上で
回帰命令が実行される間アクテイブである装置４５０を
通りページツフアレジスタインバータ４４６へ転送され
る。

初期条件設定の間、CPU(A)のページアドレスレジスタの
状態は００００となる。CPU(A)ページバツフアレジスタ
の内容は００００となる。CPU(B)ページアドレスバツフ
アは１１１１となりCPU(B)ページバツフアレジスタは１
１１１となる。

テストモードの間、ページアドレスはキーボードを介し
てロードされることが可能である。特に、テストモード
期間中でライン４３２がロウであると、装置４６５がア
クテイブとなり、これによつてライン４６３上に含まれ
るキーボードからの情報をページアドレスレジスタイン
バータ４５５に入力可能とする。故に、キーボードを用
いてページアドレスを特定することによつてROM線を通
してROMが読み出されることが可能となる。

最後に、ページバツフアレジスタ区域３５−１及び３５
−２が、前述のようにライン４１４及び４０２を介し章
バツフアレジスタ３９へロードされる。

ページサブルーチンレジスタ 第２４図は、第３ｂ図に示されたページサブルーチンレ
ジスタと２３を示し、CPU(B)の為のページサブルーチン
レジス４４と同様のものでる。ページサブルーチンレジ
スタは、４アドレスビツトを含む４つの区域２３−１、
２３−２、２３−３、２３−４に分けることができる。
これら全ての区域は同様であるので区域２３−１のみに
つき説明する。それぞれの区域は、更に３段階のサブル
ーチンレベルを有している。３つのレベル２３−１から
２３−３までは、同様であるので第１のレベル２３−１
のみに関し説明する。

それぞれ区域におけるそれぞれのレベルは、前に述べた
RAMと同様のRAMセル４６７から基本的には形成されてい
る。セルへの入力及びセルからの出力は、ライン４６０
を通つてページアドレスレジスタ２１に送られる。新し
いアドレスがページサブルーチンレジスタ２３にロード
される時点で、どのセルがロードされるべきアドレスを
有しているかの決定は、３本のライン３６９、３６５、
３６７のうち１本をアクテイブにするサブルーチンラツ
チ回路３４によつて行われる。ラインがアクテイブにさ
れると、そのレベル内のRAMセルがアクテイブとなり、
ページアドレスレジスタからのアドレスを受けとり、蓄
積することが可能になる。同様に、このラインがロウで
あると、RAMは同じライン４６０を通つてページアドレ
スレジスタに蓄積されたアドレスをロードすることがで
きる。例えば、サブルーチンの第１レベルがアクテイブ
ならば、ライン３６９はロウとなる。故にサブルーチン
呼び出しが実行され、ページアドレスレジスタ内のアド
レスがページサブルーチンレジスタ２３の蓄積される
時、サブルーチンラツチからのライン３６９がロウであ
るので、区域23−１の為のアドレスは、ライン４６０を
介しRAMセル４６１へロードされる。同様に、回帰ステ
ートメントが実行され、サブルーチンラツチからのライ
ン３６９がロウである時、RAMセル４６７の内容は、ラ
イン４６０を介しページアドレスレジスタ２１へロード
して戻される。RAMセルは、φ４かロウになるとき読み
出されφ５がロウになるとき書きこまれる。φ１（CPU
(B)ではφ２）が与えられることによつて装置４６８は
アクテイブとなり、RAMビツト線が放電される。

RAM書き込みマルチプレクサー 第２５図には、第３ａ図に示された書きこみマルチプレ
クサー８９が示されている。RAMマルチプレクサー８９
４つの別々の区域に分けることができ、それぞれの区域
は、ラインの組８７上のRAM８１への情報線を有してい
る。同様にそれぞれの区域は２つの入力、即ちライン９
６における累算器からの入力とライン９５における定数
及びキーボード論理回路からのもう１つの入力とを受け
る。それぞれの区域は、ライン４７５、４７６、４７
７、４７８の４つの制御信号のうち１つを受けとつてい
る。全ての区域は同一である為ここでは区域８９−１の
みに関し説明する。

累算器１５０又は１５１の出力がメモリ内に蓄積される
時、累算器１５０又は１５１の内容は、書き込みマルチ
プレクサー８９の区域８９−１の中のライン９６−１に
与えられる。記憶コマンドがライン４７６をアクテイブ
にし、更にそれが装置４７９をアクテイブにし、ライン
９６−１上に含まれる情報をライン８７−１上に出力可
能とする。同様に、定数キーボード論理の内容をメモリ
に書きこみたい時には、その内容をライン９５−１に与
え、CKBMマイクロ命令、即ち内容をメモリへロードする
マイクロ命令を実行させることに基づき、ライン４７５
がアクテイブとなり、更に装置４８４がアクテイブとな
り、ライン９５−１の内容をライン８７−１を通して転
送可能とする。セツトビツトオペレーシヨンの為にはラ
イン４７７及び４７８を使用する。ビツトのセツトの為
には、ライン４７７がロウで４７８がハイでなくてはな
らない。次にライン４７７は装置４８２をアクテイグに
し、これにより装置がライン８７−１にVss又は“１”
を入力する。但しセルにくるCKB1情報は“１”であり次
にこの情報は“０”に変換される。この“０”が装置４
８１を作動しライン８７−１から、接地への進路を与え
る。更に、１ビツトのみがセツトできることに注意しな
くてはならない。即ち、CKB1は“１”であると、CKB2、
CKB3、CKB4は“０”となる。ビツトのリセツトが実行さ
れると、ライン４７７はハイになりライン４７８はロー
になる。ライン４７８から装置４８５は作動され、CKB1
がライン８７−１からVddまでの進路を与えることによ
つて装置４８０が作動され、ビツト“０”にセツトし直
す。同様にして命令ごとに１ビツトづつセツトし直すこ
とができる。

RAMＹデコーダ 第２６図は、第３ａ図に示されたRAMＹデコーダ７９を
示している。RAMＹデコーダは４つのRAMＹレジスタ出力
８３−１、８３−２、８３−４、８３−８を受けてい
る。ライン８４は、Ｘレジスタから始まつており、ライ
ン８３−１から８３−８は、Ｙレジスタ１４８又は１４
９から始まつている。これらのラインは、RAMＹデコー
ダ７９に入力され、情報及びその補数となり、RAM８１
に入力される。RAMＹデコーダは、１６の区域７９−１
から７９−１６に分けることができ、それぞれの区域
は、ゲートコードを除いては同一である。故に区域７９
−１のみに関し説明する。

区域７９−１からの出力は、２本のライン８１−１及び
８０−２である。RAMＹデコーダ７９の出力は、ライン
８０−１から８０−３２までから成つている。入力ライ
ン８４のそれぞれのライン及びライン８３−１から８３
−８は真のライン及びインバータを通つてRAMＹデコー
ダ７９に接続されている。ライン８４の場合、ライン４
９０及びインバータ４８３を通るライン４９１から入力
される。５本の主要入力線の実際的な解読（デコード）
は装置４８１及び４８２といつたようなトランジスタ装
置を用いてある特定な組合せにおいて真のライン及び補
数ラインのいずれかによつて制御されるような位置にこ
れらの装置をおくことによつて為される。φ４である時
ライン４９５はアクテイブなロウであつて、装置４９６
及び４９７は、その電荷を接地点へ送る。しかしなが
ら、それ以前に回路４８８及び４８９にロードされたア
ドレスは、残る。φ５である時４８０はアテイブとな
り、これによつてVddはライン８４又は８３−１からの
８３−８までのどのラインがアクテイブであるかに従つ
て、４８１又は４８２と同様の装置のうち選択された装
置を通過する。装置４８７からφ６が入力される時、回
路４８８及び４８９に含まれたアドレスはライン８０−
１及び８０−２を通つてそれぞれRAM８１へ転送され
る。RAMＹデコーダ７９−１の第１ステージの出力はラ
イン４９３、４９４である。このラインはゲートロード
増巾器である２つの装置４８５及び４８６へ入力され
る。ゲートロード増巾器とは、ロードが励起される時の
有効な信号だけをその出力に転送する装置である。イン
バータ４８５及び４８６は、ライン４９３及び４９４か
らのアドレス情報を回路４８８及び４８９へ転送する為
に使用している。回路４８９は、４８８のミラー像であ
る。φ４およびφ５から成る次のデコード期間の間、回
路４８８及び４８９は、ライン４９３及び４９４によつ
て転送されてきた情報を保有している。

RAMＸ回路 第２７図は第３ａ図に示すＸレジスタ９９を示してい
る。Ｘレジスタは、第２図で前に述べたように、３つの
循環するレジスタを有している。ライン４９９がアクテ
イブとなり従つて装置５１３がアクテイブとなり、この
ラインが循環レジスタに入力可能となる時、Ｘレジスタ
は、ライン５００から５０２までを通つてロードされ
る。３つの循環レジスタの全てのオペレーシヨンが基本
的に同一であるので、ライン８４を出力する循環レジス
タのみに関し説明する。

レジスタ７６０は、ライン５００からその入力を受けと
つている。このライン５００は前述のように装置５１３
を通つてインバータ５０５へ入力されている。φ４が発
生する時、インバータ５０５の中の情報は装置５１２を
通りインバータ５０６へ転送される。φ６が発生する
と、装置５１０がアクテイブとなり、インバータ５０６
の中の情報がさらに５０７へと転送される。この情報の
循環的転送は、前に循環レジスタに関し述べたと同様に
続く。ライン８４への出力は、インバータ５０８内で維
持される。ライン９４−１及び９４−２の為の情報はそ
れぞれインバータ５１４及び５１５に維持されている。
ここでライン５０１、５０２におけるレジスタ回路は、
出力線９４−１、９４−２がインバータ５１４及び５１
５に接続されているという点において上記において異つ
ている点に注意しなしてはならない。前述のようにライ
ン８４がRAMＹデコーダに接続されているのでライン９
４−１及び４９−２は、Ｘデコーダに接続していること
も注意しなくてはならない。

第２８図はＸデコーダ８８及びRAM８１の１区域を示し
ている。Ｘデコーダは、このデコーダに入る２本のライ
ン９４−１、９４−２と、これらのラインに接続された
インバータ５２０、５２１を含み、情報及びその補数を
発生し、これらからのライン出力は８５−１、８５−
２、８５−３、８５−４となる。２本から４本にデコー
ドするこの方法は、５２３、５２４、５２５、５２６と
いつたラインがRAMへの選択器として働き、呼び出すべ
きビツト線を選択することを可能にする。ビツト線が選
択される時、図で示すとおるライン５１６、５１７、５
１８、５１９上にRAMは出力する。

RAM 第２８図に示されるRAM８１は、５２２のような電子素
子が１６個×３２個で配列されて成つている。この電子
素子はテキサスインスツルメンツに譲渡された米国特許
第3,9１9,1８１号に開示されたものである。RAMの為の
タイミングはφ４、φ５およびφ６を含んでいる。φ６
の期間、RAMビツト線は放電される。次のサイクルであ
るφ４の期間、RAMは読み出される。φ５の期間は、書
き出しサイクルであつて、RAMは、ライン５１６−５１
９から“０”が記憶させられるか“１”が記憶させられ
るかによつて条件的に放電される。

Ｒレジスタ 第２９図はRAM８１及びRAM８１を通る入力ラインに関す
るＲレジスタ７７を示している。レジスタ７７は、１６
の区域から成つている。これらの区域は全て７７−０で
示される区域と同様である。故に、区域７７−０に関し
てのみ説明する。レジスタは、リセツト／セツトバスと
名づけられたライン５３７から情報を受けとつている。
このバスは、装置５３４又は５３３のいずれかによつて
アクテイブにされる。セツトレジスタコマンドが実行さ
れる時、ライン５２７がロウになりこれが装置５３３を
アクテイブにするのでライン５３７を接地する。同様の
形態で、リセツト命令が実行される時、ライン５２８は
ロウになり、これが装置５３４をアクテイブにし、Vdd
がＲＳバスライン５３７に接続される。装置５３５は、
RAM放電線である５３６によつて放電される。RAMが放電
されると５３６はロウになりこれが装置５３５をアクテ
イブにするのでＲＳバス線５３７を放電する。レジスタ
区域７７−０は、２本のアドレス線８０−１、８０−２
を通つてＲＳバスに入力する。RAMレジスタは、Ｙデコ
ーダを用いて２本のアドレス線がどちらのレジスタでＲ
Ｓバス線からのビツト情報を受けとるかを決定するとい
つた方法でアドレス指定される。Ｙデコード回路の性質
に従い、ライン８０−１及び８０−２は、１１ｏｒ１０
のうち１つまたは０１を有することになる。ラインが１
１であれば、Ｒレジスタは、ＲＳバス線５３７からのビ
ツト情報を選択されない。しかしながらライン８０−１
及び８０−２が１０又は０１であれば、ワイヤードＯＲ
ゲートである回路５３２は、ラツチ回路５３１に接続さ
れ、φ５でクロツク周期された、入力ＲＳバス５３７を
受けとつている。この構成を使用すると、７７における
レジスタ区域のうち１つのみがいつでも１度にＹデコー
ダ７９からＲＳバス線５３７でロードされる。

RAMレジスタ出力 第３０図は、Ｒ_０出力バツフア及びＲ１出力バツフアを
示している。レジスタ出力バツフアＲ０からＲ１３はＲ
０に示されたものと同様である。故に、Ｒ０回路のみ説
明する。

Ｒ１４及びＲ１５の為のレジスタバツフアは、初期化及
びテストの為に使用されるので異つており、後で説明す
る。第３０図を参照すると、バツフアの為の回路は、２
つの入力７８−０及びライン３０３から成つている。ラ
イン７８−０はRAMレジスタ７７−０からの入力でり、
ライン３０３は初期条件設定の為のラインである。情報
がライン７８−０上を転送される時、情報は、インバー
タ５４８を通り装置５４９をアクテイブにすることで出
力電圧を接地し、さらに装置５５０の作動と解き、さら
にVdd電圧は、ライン５４７を通つてＲ０の為の出力パ
ツド５４６に現われる。初期化の間、ライン３０３は、
アクテイブとなりその結果装置５４５がアクテイブとな
る。更にライン５４４及びインバータ５４８を介し接続
された入力ライン７８−０は、NAND５４３に入力され、
更に条件的にVddを通し装置５５０をアクテイブにする
装置５１１へ入力される。故にライン５４７は、Vddの
かわりに接地される。よつてレジスタパス５４６には、
初期条件“０”が設定される。

第３１図は、Ｒ１４，Ｒ１５の為のレジスタバツフアの
回路を示している。Ｒ１５はＲ１４と同一であるのでＲ
１４を構成する回路のみに関し説明する。

Ｒ１４における回路は、レジスタの為の入力がライン７
８−１４に接続され、インバータ５５２の中へ入り、装
置５５３をアクテイブにしている点においてＲ０におけ
る回路と同様である。この動作により、装置５５５はア
クテイブでなくなり、ライン５４２の電位をVddにす
る。故にVddはライン５４２上に現われ、レジスタパツ
ド５４１に“０”を出力させる。レジスタの情報が
“１”ならば、ライン７８−１４が“１”をインバータ
５５２に接続し、更に装置５５３に“１”を接続するこ
とによつて装置５５３は、アクテイブでなくなる。よつ
てVddは、装置５５５をアクテイブにし、ライン５４２
を接地することで“１”をレジスタパツド５４１に接続
する。この回路に加えて、さらにＲ１４はパツドＲ１４
からの入力線であるライン３０２を有している。この入
力パツドは、テスト期間中に使用される。初期化の期
間、ライン３０３によつて初期条件を設定される。ライ
ン３０３は、ライン５３８を介しゲート５３９に、接続
され情報が送られる。もし情報が“１”であるならば、
ライン５５６は“０”となり、NANDゲートの出力は
“１”となる。しかしながら情報が“１”であつてライ
ン３０３が“１”であるなら、NANDゲートの出力は
“０”となり装置５５４をアクテイブにする。ライン３
０３は、装置５４０をアクテイブにし、これによつて装
置５５５のゲートが接地され、装置５５５はアクテイブ
でなくなり、ライン５４２を通つてレジスタパツド５４
１に“０”を与える。

ROMＹデコーダ 第３２図は、第３ｂ図に示されるROMＹデコーダ８を示
している。ROMＹデコーダは、６本の入力線１２及びROM
配列６への６４本の出力線７を有している。第３２図に
おいて入力線は、１２−０から１２−５まで番号を付さ
れていて、CPU(A)又はCPU(B)のいずれかの為の多重プロ
グラムカウンタの６ビツトを表している。これらのライ
ンはそれぞれ、区域５６１と同様の区域に入力される。
５６１内のライン１２−０は、図の様に真のライン及び
補数ラインに分けることができる。５６１の出力は、ラ
イン１２−５の為のライン５７３、５７４と同様であ
る。ROMＹデコーダの機能は、６つの入力を受けとりそ
れらを解読しROM配列への６４本のラインの１本に入力
することである。ライン５７３は、ゲート回路５７０の
装置５６８に接続される。ライン５７４は、回路５７０
の装置５６９に接続される。ライン５７１、５７２は、
回路５７０からの出力であつてそれぞれ装置５６４、５
６５を通り、キヤパシタ５６２、５６６と装置５６３、
５６７を含む回路に接続される。ROMＹデコーダの中に
は６４個のキヤパシタがあつてこれらは５６２と同様で
ある。しかしながらこの図では４つだけ示してある。こ
れらの蓄電器は「ブートストレラツプ」キヤパシタと名
づけられ、ゲートを充電しこのゲートがＹアドレスをRO
M６へ送りこむ。φ４の間、ライン５５８はアクテイブ
となることによつてブートストラツチキヤパシタを充電
する。φ５の間、６４個のキヤパシタのうち１個を除き
全てが選択的に放電される。これは、全てのアドレス１
２−０から１２−５の為の真のライン及び補数ライン５
７３及び５７４を使用して行われる。φ４がアクテイブ
でなく、接地される時、ライン５５９を通るφ６がアク
テイブであつて故に装置５６４が、キヤパシタ５６２か
らの電荷の流れを接地させることを可能にするので、５
７３のようなアクテイブなラインはキヤパシタ５６２に
装置５６８を通じ接地する通路を与える。しかしなが
ら、ライン５７３がアクテイブでない場合、ライン５７
４は、アクテイブとなり、故に装置５６９をアクテイブ
となり更に装置５６５によつてキヤパシタ５６６を放電
する。故に、φ５の期間ライン５７３又は５７４のいず
れがアクテイブであるので６４個のキヤパシタのうち３
２個が即時に放電される。ここでは２列のみが示されて
いるが回路５７０は、６４の列でくり返されている。全
ての列は、５７１及び５７２のようなラインに接続され
る。残る３１個のキヤパシタを放電させる為接地への接
続は、残る５つのデコード装置の１つを通して与えられ
る。換言すれば、回路５７０内の４つの装置に５６８又
は５６９のような装置のいずれかをどのラインがアクテ
イブでないかに応じて結合し、ライン５７１又は５７２
に接続される各々のキヤパシタを予め充電しておく通路
を与える。充電されたままの１つのキヤパシタに対しそ
の行における装置は１つとして接地への接続を与えられ
ない。当然この特定の行は、ライン１２−０から１２−
５までのアドレスによつて決定される。故にφ５が終了
すると、１つだけのブートストラツプキヤパシタが充電
されたまま残る。更にφ６である時、ライン５６０はア
ステイブとなることで５６３のような装置の１つをアク
テイブにし、更に、ブートストラツプキヤパシタによつ
て充電されるラインをROM配列６へ送りこむ。故に、多
重プログラムカウンタによつて決定された６４本のライ
ンのうちの１本が選択される。

ROMページデコーダ 第３３図は、第３ｂ図で示されるROMページデコーダ３
０を示している。ROMページデコーダは５９６から６０
１で示される６つの区域から成つている。区域５９６及
び５９７は同一であるか他の４つの区域５９８から６０
１とは異つている。区域５９６は、ブートストラツプキ
ヤパシタ５９０及び５９１から構成され示されている。
これらのブートストラツプキヤパシタは、ROM内の装置
を駆動する特別の電荷を与えている。これは図で示すRO
MＸ０ライン９−０及びROMＸ１ライン９−１の為に必要
とされる。

区域５９６において、ライン９−０は真及び補数のライ
ンに分けられ、真のラインは５９３であり補数ラインは
インバータ５９２を通つて接続されている。故に真又は
補数ラインのいずれかが選択されたアドレスに対しアク
テイブとなる。選択されたアドレスは、φ４のラインが
アクテイブでない時にキヤパシタ５９０又は５９１のい
ずれかを充電する。これにより、φ４がアクテイブにな
る時、ライン６０７又は６０８へ迅速な充電が可能にな
る。

区域５９８から６０１は同様であるので６０１のみを図
示してある。区域６０１は、ライン９−１又はライン６
０４を介し入力ROM接続され、更に装置６０３を通して
供給線６０５及び６０６に接続される。ライン６０６
は、再度もう１つのインバータ６０２に接続されてい
る。インバータ６０３は、駆動の目的で設置されてい
る。ROM X0からROMＸ５までのラインは呼びだされる命
令のページ及び章アドレスを示す。

ROM検知増巾器 第３３図は、ROM出力線１１を駆動するROM検知増巾器７
１０を部分的に示している。第３３図は区域７１０−０
から７１０−６に分かれたROM検知増巾器７１０を示し
ている。区域７１０は第３４ａ図にも示される。区域７
１０−０は他の区域７１０−１から７１０−７に比べ特
殊である。図の様に区域７１０−０におけるROM出力
は、駆動の目的で設けられたインバータ５８９を通り接
続されている。装置５８８及び装置５８７は、ROMから
の出力を全てゼロにするテストを行う間に使用される。
ライン１１は反転されたROM情報を含んでいる。φ６が
ロウの時、装置５８８はROMの情報をトラツプする。装
置５８７は、ランダムメモリテストが行われる時に区域
内の出力をゼロにする。ライン５９２は、ライン１１−
０を０にする初期化の期間この出力のうち１つを接地す
る。これによつて、命令バスのＲφラインは“１”にな
る。通常のオペレーシヨンの間、φ４の間に予め充電さ
れたROMは、φ６で読み出され、装置５８８はアクテイ
ブとなることで情報がROMからインバータ５８９を通り
ライン１１−０上のインバータ５９０へ流れることがで
きるようになる。

ここで第３４ａ図を参照すると、区域７１０−７が示さ
れている。前に述べた様に区域７１０−７は、区域７１
０−１から７１０−６と同一である。区域７１０−７に
おいて、φ６の間アクテイブとなるインバータ５８１を
通り装置５８２を通り更にインバータ５８４を通つてRO
Mはライン１１−７に出力を与える。装置５８３は前に
述べたテスト手順の間、ROM補数出力をゼロにする為に
設けられている。

ROM 第３４ａ図も読み出し専用メモリ（ROM）配列を示して
いる。ROMはφ４の間プリチヤージされφ６の間に読み
出される。充電はVddに接続されライン６１６を介しROM
へ出力を与える装置６２２が行う。φ４の間、ライン６
２０はアクテイブとなるのでROM内のビツトラインが装
置６２１を通し充電可能となる。ROM内の代表的な装置
は装置６１３である。ROM内において６１３のような装
置を含むセルはアドレス指定されると放電され、一方そ
のアドレスにおいて放電してはならない場所では６１３
のような装置は設けられない。５８０で示すページデコ
ーダのアドレスラインは、ROM６の８つの区域の１つに
関して示してある。ROMの他の７つの区域は、これと同
様である。図の区域においてＸラインはページデコーダ
１０によつてアドレス指定することができる３章を示す
３つの区域５７７、５７８、５７９に分けられる。φ５
の間アドレスライン５８０には出力が与えられるので、
アドレス装置は選択されたROMセルを放電するために接
地点への接続を選択的に与える。５８０の中のライン
は、前述のＸアドレスの真及び補数ラインのペアから成
つている。一番上の４本のラインφＸ、０Ｘ、１Ｘ及び
１ＸはROMアドレスの最初の２つの主要区域を選択し、
図のいくつかのトランジスタ装置に接続されている。あ
るラインがアクテイブである時、その他のラインはアク
テイブではないので、６１４のようなある１つの装置が
アクテイブである時接地への接続を与え、選択されたRO
Mビツトラインセルを放電する。これらのライン０Ｘ、
０Ｘ、１Ｘ及び１Ｘのラインの２組によつてROMビツト
ラインを放電する。ライン２Ｘ、２Ｘから５Ｘ、５Ｘ
は、特定のROM出力線のセルをアドレス指定している。
例えばライン０Ｘがアクテイブであればライン０Ｘはア
クテイブでなくなり、装置６１４、６１５はアクテイブ
でなくなる。装置６１４はビツト線７５３及びROMビツ
ト６１３を接地する接続を与える。この接地接続は装置
７５４を通つて接地６１１までつながつている。

第３４ｂ図は読み出し専用メモリ（ROM）のタイミング
を示している。φ１がロウになることによつてCPU(A)の
為のROM命令の選択が開始される。特に、ROMの位置に関
するアドレスが選択され、間隔７１１に示されるφ４及
びφ５でROMＸの最上位ビツトの為に駆動される。また
φ４がロウになる時間７１３は、ビツト進路及びＹデコ
ーダ回路がプリチヤージされる。同じ時間に読み出し専
用メモリの最下位ビツトのＸラインへのアドレス線が放
電される。φ４が高くなると７１４、Ｙデコード回路中
のブートストラツプキヤパシタが放電され、ROMＸの最
下位ビツトのアドレスラインが、７１４で駆動される。
φ６がロウになる７１５の間、ROMＹアドレス線が駆動
され、ROMワードがサンプルとしえ検知増巾器に入力さ
れる。φ２がロウになる７１２の期間、CPU(A)の命令呼
び出し段階（フエツチサイクル）は終了し、CPU(B)の命
令呼び出し段階が開始され、CPU(B)でφ４、φ５、φ６
の手順がくり返される。

初期条件設定回路 第３５図は、多重プロセツサシステムの為の初期条件設
定回路が示されている。最初に電源が与えられると、回
路６５４はアクテイブになり、φ３がロウとなるときCP
U(A)に信号PUCＡ又は、電力供給信号を送る。この信号
は、インバータ６９３から出力され多重ゲート６５３へ
入力される。同様にφ３がハイである時装置６９２がア
クテイブとなりCPU(B)の電力供給信号がインバータ６９
４から多重ゲート６８６に転送される。多重ゲート６５
５も初期条件設定Ａパツド６５０及び初期条件設定Ｂパ
ツド６５１からの入力とさらにインバータ６９３からの
入力も受けて、テストの有効な条件をセツトする為に設
けられている。電源投入により、ゲート６５３は、テス
トモードに使用されるレジスタＲ１４及びＲ１５とをゼ
ロにする、ゲート６５５から始まるINITR信号は、レジ
スタＲ１４及びＲ１５を交互に出力から入力へ選択する
為に使用されていて、テストモードを可能にしている。
多重ゲート６５３からのINITR信号は、パツドＲ０から
Ｒ１３のレジスタに初期条件を設定する為に用いる。電
力供給手順が両CPUを初期化し、両CPUを第３ｄ図のシス
テムタイミング図に従つて始動させる。電力が供給され
た後、１つのCPUのみを初期化する場合、１つのINITバ
ツドのみがロウからハイへの処理信号を受けとる。換言
すれば、使用者がCPU(A)を初期化したいがCPU(B)は作動
を続けさせたい場合、パツド６５０を論理“１”にセツ
トすることによりCPU(A)は、初期化される。パツド６５
１が論理“１”をうけとることによつてCPU(B)を初期化
するときもにも同じことが行われる。一方のCPUが初期
化され、他方が初期化されないか又は、Ｒ１５及びＲ１
４で特定されたいくつかのテストモードの下で両CPUを
初期化すると、ゲート６５３の出力は“０”となるが両
方のCPU(A)及びCPU(B)が初期化されると、ゲート６５５
から出力され２つのレジスタＲ１４及びＲ１５からの入
力をそれぞれゲート６６９及び６６８へ入力する。装置
６８１及び６８２は、初期化信号をクロック同期して適
当な時期にCPUへ入力する。装置６８１は、φ３の間に
φ４が発生した時に信号を受けとる。装置６８２は、φ
４が発生しφ３が発生する時にアクテイブとなりその信
号をインバータ６６７を通して受けとる。ゲート６８７
及び６８３は、それぞれCPU(A)パツド６５０及びCPU(B)
パツド６５１からの初期化信号を受けとり、テスト期間
中でゲート６８０から初期化禁止信号の指示も受けと
る。ゲート６８６の出力は、CPU(B)の為の初期化信号で
ある。ゲート６８９の出力はCPU(A)の為の初期化信号で
ある。

Ｒ１４及びＲ１５と関連する初期条件設定回路は多重プ
ロセツサシステムのテスト条件を設定する。３つのテス
ト、即ちROMテスト、ランダム論理入力テスト、及びラ
ンダム論理出力テストの３種のテストが存在する。テス
トを特定する為、使用者は“１”又は“０”の組合せを
入力としてＲ１４及びＲ１５に入力する。前述のように
初期化モードの１つが実行される間、Ｒ１４及びＲ１５
は、出力バツフアとしての通常の機能よりむしろ入力バ
ツフアとなる。

ROMテストを開始する為、Ｒ１４には“１”が入力され
Ｒ１５には“０”が入力され、両方の初期化パツド６５
０及び６５１は、“１”を受けとらなくてはならない。
ROMテストの期間、ROM６の内容は命令バスの中を移動し
出力バツフア１６５によつて使用者に出力る。これを実
行する為、第８ｂ図の示す命令PLAは、出力ROM信号を受
けとる。出力ROM信号は、ROM情報をCPU(A)出力バスに入
力し、更に出力バツフア１６５に移動する。ROMテスト
の実行期間中、禁止信号が発生され、全ての分岐及び呼
び出し命令を禁止しなければならない。これはゲート６
９６、６９５によつて初期条件設定回路中で実行され
る。レジスタＲ１４からの“１”はゲート６６９に入力
され、同時にテスト初期化信号が入力される。ゲート６
６９の出力はゲート６８４へ入力され、レジスタ１５へ
入力されROMテストを規定する“０”も入力される。ゲ
ート６８４の出力は、遂行されるべきROMテストを表わ
す。この出力は初期条件設定回路が電力供給中でないこ
とを示す信号とともにゲート６９５へ入力される。ゲー
ト６９５の出力は、更にクロック同期されるとともにゲ
ート６９６に入力され、禁止信号を発生する。このテス
トによつて使用者は、本発明の多重プロセツサシステム
の中のROMに含まれる全ての命令の段階をふむことが可
能となる。

ランダム論理入力テストを実行させる為、両方のパツド
６５０及び６５１が“１”を受けとり、パツドＲ１４及
びＲ１５は“１”を受けとらなくてはならない。ランダ
ム論理入力テストは、外部情報源からの命令を実行する
為出力バツフアパツド１６５を入力として使うことを可
能とすることでマイクロプロセツサが外部の直属システ
ムからの命令を実行できるようにしている。その外部か
らの命令は、ROM６内に含まれているならば通常命令が
実行される通りに実行される。パツド１５における
“１”及びパツド１４における“１”は、ゲート６６８
及びゲート６６９それぞれを通つて初期条件設定回路に
入力される。これらは更にゲート６８５へ入力される信
号を発生し、ジヤム信号を発生する。ジヤム信号は０−
出力バツフア１６５を入力モードに切換え、０出力ツフ
アからの命令バス７１を駆動している。この信号はさら
にCPU(A)及びCPU(B)の両方に状態を出力する状態出力パ
ツド１５７の為の回路の切り換えにも使用される。この
能力は、使用者が命令の外部的に規定された手順でマイ
クロプロセツサシステムをテストすることができる点で
特有である。外部メモリの呼び出しは、多重プロセツサ
システムの（φ１からφ５までの）フエイズクロツク周
期と外部メモリシステムを同期させて開始される。ＫＡ
入力１０４及びＫＢ入力１５５は、命令入力として使用
される。ＫＡ入力１０４及びＫＢ入力１５５は、多重入
力され、同じマクロ命令サイクル期間にCPUK(A)入力とC
PU(B)入力の機能を実行可能にする。当分野に関し通常
の知識を有する者であれば、このことは、ＫＡ入力１０
４及びＫＢ入力１５５回路と命令バス７１を接続するＫ
Ａ入力１０４及びＫＢ入力１５５回路への転送ゲートを
設けることによつて可能であるとは明らかである。これ
らの転送ゲートは、外部のメモリクロツク及び同期入力
信号とによつて制御され、命令バスへの入力がCPU(A)及
びCPU(B)の入力と多重入力できるようにしている。同期
入力信号とフエイズクロツクに加えて、外部のメモリシ
ステムは、共働して制御されるプログラムカウンタとペ
ージレジスタも有している。

初期条件設定回路からの出力テスト入力は、命令バスか
らROMをとり除きROMが命令バスに移動しないようにあら
ゆる命令から防ぐ。使用者が“０”及び“１”をパツド
１４及び１５にそれぞれ入力し、“１”が２つの初期条
件設定パツド６５０、６５１に入力されると、ランダム
論理出力テストが特定される。ラナム論理出力テストの
目的は、ラインの同じ組に入力された命令をCPUが実行
する一方でCPU(A)０−出力バツフア１６５による出力を
可能にすることである。これはまずランダム論理入力テ
ストを実行し、命令をCPU(A)に入力し実行させ、更に出
力命令でCPUを出力モードにし、初期化及びテスト回路
にランダム論理出力テストを実行するよう変化させるこ
とで、出力バツフア１６５が前にランダム論理入力テス
トで実行された結果を転送可能にして実行される。Ｒ１
４及びＲ１５への“０”及び“１”の入力は、それぞれ
ゲート６６９、６６８を通り初期条件設定回路に入力さ
れる。ゲート６６８TEST２信号を有効にし、この信号に
よつてJAM信号が無効となつて０−出力バツフア１６５
が入力として使用可能なる。ランダム論理テストの実行
期間中、入力も出力も、φ６の期間は無効期間として使
用されランダム論理入力テストこよびランダム論理出力
テスト間の切り換えが可能になる。

２人用ゲーム装置の構成 第３６図は第１プレーヤ用キーボード８００として示さ
れる第１プレーヤー入力と、第２プレーヤー用キーボー
ド８０１として示される第２プレーヤー入力、３つのデ
イスプレイ８０２、８０３、８０４を有する２人用ゲー
ム装置の構成が示されている。上記の入力及びデイスプ
レイは全て電子デジタルプロセツサシステムマイクロプ
ロセツサチツプ１に接続される。第１プレーヤー用キー
ボード８００からマイクロプロセツサユニツト１への入
力は、第１図の中央処理ユニツト(A)の信号グループに
相当する信号グループ２として示されている。同様にし
て中央処理ユニツト(B)の入力は、第１図の中央処理ユ
ニツト(B)入力と相当する３として示されている。同じ
信号線が第２プレーヤー用デイスプレイ８０４に出力を
与えこれはさらに前に述べたＳＢ線を含むことに注意し
なくれはならない。中央処理ユニツト(A)への出力は、
信号グループ５として示され、第１プレーヤー用デイス
プレイ８０２に接続される。Ｒ出力又はレジスタ出力は
信号グループ４として示され共通ゲーム用デイスプレイ
８０３に接続されている。この構成においてそれぞれの
中央処理ユニツトはプレーヤ用キーボード上のデイスプ
レイ及び個々のプレーヤの状態をプレーヤーに示す、個
人用プレーヤデイスプレイを最新する為用いられる。更
に中央処理ユニツトはゲーム用デイスプレイ８０３に出
力を与えている。この構成において、それぞれのプレー
ヤが、そのプレーヤーの個人的状況と共通デイスプレイ
とを見ることができるようにしてある。故に、第１プレ
ーヤーは、第２プレーヤ用エイスプレイ８０４を見るこ
とはできない。両中央処理ユニツトは同一の読み出し専
用メモリと、同一のランダムアクセスメモリとを呼びだ
すので、両方の中央処理ユニツトは、中央処理ユニツト
に分割されたRAM内に個々のプレーヤーの情報を記憶す
る一方で同じ読み出し専用メモリから送られるゲームア
ルゴリズムを実行することができる。この構成により、
２人の別のプレーヤによるゲームアルゴリズムを同時に
且つ独立に実行することが可能である。これらのアルゴ
リズムの実行が独立して行われる上、これらのアルゴリ
ズムは共通ゲームデイスプレイ８０３に出力可能であ
る。この共通ゲームデイスプレイ８０３が、プレーヤー
のゲームの状態言いかえるなら両中央処理ユニツトのサ
ルゴリズムの状態を知らせるのである。

第３８図は２つのゲームアルゴリズムを示している。CP
U(A)へのアルゴリズムは、第１プレーヤー用キーボード
を走査する命令、故に第１プレーヤキーボードからの情
報を入力する命令を有している。この実施例では第１プ
レーヤ用の入力としてキーボードが示されているが、当
該分野の通常の知識を有する者なら、キーボード以外の
他の入力の形態を用いることができることは明らかであ
る。第１プレーヤ用キーボードからの入力は、メモリ内
に置かれこれに続くブロツクであるアルゴリズムを実行
する。このアルゴリズムを実行した結果として出力情報
が現在最新のものにされる。第３のブロツクが与えら
れ、このアルゴリズムの出力の表示を最新にする。この
特定の実施例においては、CPU(A)内のアルゴリズムを実
行することで第１プレーヤ用デイスプレイのみ最新にさ
れる。最後にタイマーが更新させられる。タイマーは、
任意に設けられて、プレーヤーの考える時間を示す信号
又はゲーム装置を使用しないときこれを終了させる信号
を与える。CPU(B)へのアルゴリズムは、プレーヤが入力
するキーボードの走査を含んでいる。次に入力される情
報がメモリき移され、第２プレーヤのアルゴリズムが実
行される。このアルゴリズムの出力は、更にCPU(A)の構
成と同様に個人用プレーヤーデイスプレイに与えられ
る。更にCPU(B)は、CPU(A)及びCPU(B)によつて送られた
情報を共通ゲームデイスプレイに与えている。これはRA
MのCPU(A)用の部分からの情報及びRAMのCPU(B)用部分か
らの情報を受けとり、この情報を第３ａ図のブロツク７
７として示されるＲレジスタへのデータを、第３６図に
示される信号線４によつて共通デイスプレイ８０３に出
力されることによつて可能である。第３８図に示す用
に、CPU(A)のアルゴリズム及びCPU(B)のアルゴリズムは
連続して同時に実行される。両方の中央処理ユニツト
が、第３Ｂ図のROM６に含まれた同一のアルゴリズムを
使う一方で、これらの２つの中央処理ユニツトは、第３
Ａ図のRAM８１内の各々の独立して分割された位置に情
報を蓄積している点で独立しているといえる。これらの
アルゴリズムを実行する時間分割は、Ｔ１からＴ４の時
間的スロツトとして第３８図に示してある。

第３７図は２人用のゲーム装置を示している。第３６図
における構成と同様、第３７図の構成はCPU(A)に接続す
る第１プレーヤー用キーボード８０５、CPU(B)に接続す
る第２プレーヤー用キーボード８０６、及び３つのゲー
ム用デイスプレイ８０７、８０８、８０９を有してい
る。第３７図の構成における違いは、３つのデイスプレ
イは全てレジスタ出力から信号ライン４を通つて出力さ
れる点である。それぞれのCPUの為の出力は、プレーヤ
用キーボード上にどんな表示があるかを更新する為のみ
に使用されている。この構成は、少数の個別のLEDライ
トを用いるようなまつたく簡単なデイスプレイ装置およ
び簡単なゲームデイスプレイを個々のプレーヤ用デイス
プレイに用いる時に適している。

第３７図の構成の為のソフトウエアは、第３９図のブロ
ツク図で示される。第３９図は第３８図と同様である点
注意してもらいたい。CPU(A)の為の第１のブロツクは、
第１プレーヤ用キーボードを走査して情報を入力する為
に使うソフトウエアを示す。この情報はRAM内に置か
れ、第２ブロツクで特定された第１プレーヤーのアルゴ
リズムを実行する。第３ブロツクは、RAMからカルゴリ
ズム出力情報を受けとりその情報を第１プレーヤー用デ
イスプレイに表示する為に使われるソフトウエアを示し
ている。同様にして残るブロツクはRAMから情報を受け
とり前に述べたレジスタ出力を通つて共通デイスプレイ
に情報を表示する。また同様にCPU(B)に関しては、第１
のブロツクはプレーヤーの入力の読み出しから成り、第
２のブロツクは、RAM内に記憶される入力情報を用いて
プレーヤのアルゴリズムを実行しアルゴリズムからの情
報をRAMに出力することから成り、RAM内に含まれる出力
情報から第２プレーヤ用デイスプレイを最新にし、共通
デイスプレイを最新にしている。第３８図に示すソフト
ウエアと同様に、第３９図におけるソフトウエアもＴ１
からＴ４までのタイミング表で示されるように同時に且
つ独立して実行される。

当分野において通常の知識を有する者であれば、プレー
ヤ用出力の為の構成が第３７図に示す電子デジタルプロ
セツサシステムの能力を使つて変形できることは明らか
であろう。即ち独自のCPU出力は１個、２個、３個又は
それ以上のデイスプレイがそこに含まれる複雑性に応じ
て与えられる。当然レジスタ出力に関しても同じことが
いえる。更にこの装置の特別な特徴は、複数のゲームア
ルゴリズムを同時に且つ独立に実行する点である。しか
しながら、ゲームアルゴリズムの実行は、読み出し専用
メモリ内に含まれる適当なプログラムによつて非同時的
にもまた非独立的にも行われ得る。

機能装置の構成 多重プロセツサシステムの応用例が第４０図に示されて
いる。特に、この応用例は、入力源１８０５からの入力
情報の読出しと、入力源表示を最新にし、情報の受けと
りを承認し、アルゴリズムを実行し、その結果を表示す
るものである。この応用例においてデイスプレイ装置１
８０６は液晶デイスプレイ装置を用いる場合、頻繁にリ
フレツシユし最新にすることが必要である。第４０図は
入力装置１８０５とデイスプレイ装置１８０６との多重
プロセツサ装置１へのインターフエース１８０５を示し
ている。CPU(A)は、入力情報を得る為に入力装置を走査
し、入力装置１８０５を最新にて、入力情報の受けとり
を確認し、読み出し専用メモリROM内に含まれるアルゴ
リズムを実行し、アルゴリズムの結果をRAM内へ蓄積す
るのに専ら使用される。CPU(B)は、デイスプレイ装置８
０６を、CPU(A)によつてRAMに導入されたアルゴリズム
の出力をもつて最新にする。CPU(B)は、CPU(A)によつて
書きこまれたRAMの同じ位置を単に読み出し、この情報
を使つてCPU(B)の出力によつてデイスプレイを最新にす
る。この構成内において多重プロセツサシステムの為の
レジスタ出力又は共通出力が利用されないことに注意し
なくてはならない。

第４図は、CPU(A)及びCPU(B)の両方のソフトウエアの構
成を示している。CPU(A)において、第１ブロツク入力情
報は、入力装置１８０５を走査し情報を入力し、CPU(A)
出力レジスタによる入力を確認するソフトウエアを含ん
でいる。次のブロツクは、第２ブロツク実行アルゴリズ
ムは、入力装置から得た情報を使つて実行されるべき実
際のアルゴリズムを含んでいる。CPU(B)アルゴリズムの
為のブロツクは、出力情報を表示し、デイスプレイ１８
０６を連続的にリフレツシユするソフトウエアを簡単に
示している。第４０図において前に示した様に、出力情
報はCPU(B)によりアクセスされるRAM内に与えられ、こ
の情報はデイスプレイへ出力される。第４１図は、CPU
(A)とCPU(B)のソフトウエアが同時に実行されることを
示している。マイクロプロセツサチツプにおけるデイス
プレイ装置の厳密な必要条件は、デイスプレイごとに１
つのCPUを専用に与えたこの構成によつて簡単に充たさ
れる。

本発明の他の実施例もまた考案可能である事は当該分野
の通常の知識を有する者には明らかであるろう。このよ
うな実施例の他の２つの応用例が第４２図及び第４３図
に示されている。第４２図において、デイスプレイ装置
１８０７は、CPU(B)出力レジスタ及び共通レジスタ出力
の両方からの入力を受けとつている。前に述べた様に、
共通レジスタ出力即ちＲ出力は、CPU(A)CPU(B)の両方か
らアドレス指定可能な出力装置である。第４２図に示さ
れる構成におしてCPU(A)は、入力装置１８０５から入力
を受けとり、CPU(A)出力による入力を確認し、アルゴリ
ズムを実行するのに専用に使用され得る。CPU(A)はＲ出
力レジスタ出力を通つてデイスプレイ１８０７に出力を
与えることもできる。CPU(B)のソフトウエアは、出力情
報をデイスプレイ装置に与える為専用に使われ得る。CP
U(B)は、CPU(A)と同様にCPU(B)の出力又はレジスタ出力
のいずれかを通つて出力される。

第４３図においてデイスプレイ装置１８０８は、CPU(A)
及びCPU(B)の両方とレジスタ出力又はＲ出力にも接続さ
れている。更にCPU(A)出力は前の通り入力装置１８０５
に接続される。この構成において、CPU(A)ソフトウエア
は、入力装置を走査して情報を入力し、CPU(A)を通る入
力情報を確認しCPU(A)出力を通るか又はＲ出力のいずれ
かを通つてデイスプレイに情報を与えることを可能にし
ている。CPU(B)ソフトウエアは、デイスプレイ専用に使
れ、CPU(B)の出力又はＲ出力インタフエースを通し情報
を与えている。これら３つの構成における相違は、情報
をデイスプレイに出力する為のCPU(A)内のソフトウエア
の量である点に注意する。これによつてリフレツシユを
厳重に必要とするデイスプレイ装置が、１つのCPUをも
う１つのCPUからのデイスプレイの為の計算的援助の為
に専用に設けられている本発明の多重マイクロプロセツ
サシステムに簡単にインターフエースする。第４２及び
４３図に示されるデイスプレイ１８０７は両方とも、Hu
ghes社のHLCD０５３８及びLCLD０５３９といつた液晶デ
イスプレイを駆動する回路装置に接続されるドツトマト
リクス液晶デイスプレイを用いることができる。これら
の装置にインターフエースする為、ライン４上のＲ出力
は、情報の出力に使用されライン３及び５のCPU出力は
制御信号の出力に使用される。

電子電話の構成 多重プロセツサシステムを用いた構成が第４４図に示さ
れている。この応用例は電子電話である。多重プロセツ
サシステム１は、２と記号のついたCPU(A)入力チヤンネ
ルを通つてキーボード装置２８０６に接続されて示され
る。キーボード装置は、通常の電話プツシユボタン（タ
ツチトーンパツド）として０−９のデイジツトと(*)と
(♯)が加えてある。キーボードは、CPUにインターフエ
ースされるので、各々の番号は、個別にCPU(A)入力ポー
トを通つて入力される。更にCPU(A)出力はライン５を通
つてキーボード２８０６に接続されこれによりCPU(A)に
入る番号は、CPU(A)入力ポートによつて確認される。伝
統的に、これは、音や特定の音色の発生によつて行われ
てきたが選択されたランプをつけるなど他の適当な方法
でも行うことができる。多重プロセツサシステムは、CP
U(P)に通るライン３ａを介して電話線インターフエース
装置２８０９も接続される。電話線インターフエース装
置は通常の電話線へのインターフエースをあたえ、オー
デイオ線をアクテイブにし、多重プロセツサシステムに
接続される音声合成装置２８０７をもアクテイブにする
ことによつて、プロセツサが電話に答えることを可能に
している。同じ制御線によつて多重プロセツサシステム
は、オーデイオ線をアクテイブでなくし、通話が終了し
たときに有効に電話を切ることもできる。さらに、多重
プロセツサシステム１は、ライン４を介しレジスタ出力
によつて音声合成装置２８０７にも接続される。この音
声合成装置は、米国特許第4,2０9,8３６号に開示される
装置と同様のものであり、装置がアクテイブとなる時、
電子的再生産の為に蓄積された予め決められたワードを
有している。この装置の機能は、電話をかけてきた人
に、受け手が電話にでられないこと知らせ、録音された
伝言を残すように依頼することである。また後述するよ
うにある検知器を追加接続すると、電話の相手側の人に
ある特定の伝言を伝える機能を有する。第４４図の構成
における音声合成装置は、ライン２８１１を通して、電
話線インターフエースを制御している。さらに、同じ線
を通つて電話線インターフエースにオーデイオ入力を与
えている。オーデイオ線は音声合成装置からの伝言を電
話の相手に伝える為のものである。制御線は電話インタ
ーフエースのオーデイオ線を作動させたり停止させたり
する為のものである。多重プロセツサシステム１には、
ライン３ｂを介しCPU(B)出力ポートに接続され伝言レコ
ーダ２８０８も接続される。この伝言レコードは、多重
プロセツサシステムによつてアクテイブにされ、電話を
かけた人からの伝言を録音する標準型のテープレコーダ
ーである。これは、ライン３ｂによつて伝言レコーダを
アクテイブにし、その結果ドーデイオ部分が、電話線イ
ンターフエースからライン２８１０を介し入力を受けと
ることによつて実行される。使用者が決めたある所定の
時間をすぎると、伝言レコーダがCPU(B)によつて切ら
れ、更に電話線インターフエースオーデイオ線がライン
２８１１によつてその接続を切られる。この構成におい
て、使用者は、多重プロセツサシステム１をプログラム
し、頻繁に使う番号をキーボードに入力し、多重プロセ
ツサのメモリRAMに記憶させることによつて、このよう
な番号を記憶さておくことができる。更に、使用者はキ
ーボードを使つて、伝言レコーダーを作動させ、録音さ
れた伝言を再生することができる。使用者は、さらにキ
ーボードを使つて電話の相手に答える時にある伝言を再
生する為に、電子電話音声合成装置をプログラムするこ
とも可能である。最後に、使用者は電子電話をキーボー
ド装置２８０６によつてプログラムし、かかつてくる呼
びだしをそのままにしておくことも可能である。換言す
れば、機械が電話に答えず、使用者が電話をとるように
することもできる。

第４５図を参照すると、電子電話が示され、これは、レ
パートリーダイアラ２８１２を有している。前のように
多重プロセツサシステム１はキーボード２８０６と、CP
U(A)入力ライン２とCPU(A)出力ライン５によつて接続さ
れる。CPU(B)は、電話線インターフエース２８１５にCP
U(B)入力線３ａを介し接続される。CPU(B)出力ポート
は、伝言レコーダ２８１３及びライン３ｂを介し音声合
成装置２８１４に接続される。多重プロセツサシステム
のレジス出力、Ｒ出力は、レパートリダイアラ２８１２
に接続される。レパートリーダイアラは、オーデイオ線
及び制御線の両方を含むライン２８１８を通つて電話線
インターフエースに接続される。音声合成装置は、音声
伝送の為のライン２８１６を介し、電話線２８１５に接
続される。伝言レコーダは電話線インターフエースに、
ライン２８１７を介し接続され音声を受けとつている。
第４５図の構成は、第４４図の構成と同様な機能を有す
る。しかしながら、この構成においては、レパートリー
ダイアラがダイヤル信号を電話線インターフエース２８
１５に与えている。レパートリダイアラは、多重プロセ
ツサシステムとは別に、頻繁にかかる電話番号を記憶す
る機能も有している。故に使用者はある番号を多重プロ
セツサシステム１のメモリRAMに記憶させるかまたはレ
パートリーダイアラ２８１２のメモリにこれらの電話番
号を記憶させることができる。かかつてきた呼び出しを
CPU(B)で検知すると、レジスタ・ライン４及びレパート
リーダイアラ２８１２を通して制御線２８１８がアクテ
イブとなり、電話線の音声部分をアクテイブにする。こ
の時、音声合成装置２８１４はCPU(B)出力によつてライ
ン３ｂを介してアクテイブにされる。所定の音声合成に
よる伝言の出力は、ライン２８１６を通り電話線インタ
ーフエース２８１５に入つて電話の伝言が残されている
ことを電話の相手に知らせる。音声合成装置の伝言が電
話の相手に送られた後に、CPU(B)がCPU(B)出力によつて
ライン３ｂを介し伝言レコーダ２８１３をアクテイブに
することによつてオーデイオ線２８１７を通り電話をか
けた人の伝言を伝言レコーダ２８１３に録音できる。使
用者指定の時間がすぎると、CPU(B)がCPU(B)出力ポート
によつてライン３ｂを介し伝言レコーダ２８１３を停止
させる。同時に、多重プロセツサシステムは、Ｒ出力、
ライン４、及びレパートリーダイアラ２８１２から制御
線２８１３を介して、電話オーデイオ線を停止状態にす
る。

第４６図の電子電話構成は、ライン５を介し、CPU(A)出
力に接続される追加用キーボード入力装置２８１９のあ
る点を除いて第４４図に示す装置と同様である。キーボ
ード入力デイスプレイ２８１９は、発光ダイオードデイ
スプレイと液晶デイスプレイのいずれでもよいが、キー
ボード入力から入力された番号を表示する機能をもつ。
更にこのデイスプレイは、多重プロセツサシステム１の
RAM内に記憶された番号を表示することもできる。この
構成における他のオペレーシヨンは、第４４図に示す構
成のものと同様である。

第４７図の電子電話構成は、ライン５を介しCPU(A)出力
に接続される追加入力デイスプレイ２８１９のあること
を除けば第４５図の電子電話構成と同様である。前に述
べた様にキーボード入力デイスプレイ２８１９は、キー
ボード２８０６によつてライン２を介しCPU(A)に入力さ
れた電話番号の読みだしたものを使用者が見ることので
きるようにしている。前のように、デイスプレイ２８１
９は、発光ダイオードデイスプレイ又は、液晶デイスプ
レイのいずれでもよい。一方、この構成では、デイスプ
レイ２８１９は、多重プロセツサシステム１のRAMに記
憶された番号を表示できデイスプレイ２８１９は、レパ
トリーダイアラ２８１２に記憶された番号を記憶するこ
とはできない。このことを除き、第４７図の構成は、第
４５図の構成と同様に機能する。

第４８図に示す電子電話構成は、ライン３ａを介し、CP
U(B)に入力される家屋保全センサ２８２０を加えてある
ことを除き第４７図の電子電話構成と同様である。家屋
保全センサ２８２０は、火災探知器、防犯警報器また
は、その他、遠隔走査によつて作動する装置からなつて
いる。それぞれの装置は、CPU(B)への個別の入力を有し
ている。装置入力は、電子電話内の特定機能を作動させ
る。例えば、火災探知器又は、煙探知器がアクテイブに
なると、CPU(B)は、検知器２８２０からライン３ａによ
つて信号をうけとり、レジスタ出力によつてライン４を
介しレパートリーダイアラ２８１２をアクテイブにし、
消防署にダイアルする。または、他の方法として、消防
署の番号が多重プロセツサのＲＭ内に記憶されておりそ
の番号がコンピユータ制御され、レパートリダイアラに
よつてライン４を通りレジスタ出力からダイアルされる
こともできる。レパートリダイアラからの音のトーンが
従来の押ボタン式（タツチトーン）電話と同様な方法で
消防署の電話番号を示すタツチトーンと合致させること
もできる。レパートリーダイアラは、ライン２８１８を
通り電話線インターフエースを介し電話線の音声部分を
アクテイブにする。これが実行されると、音声合成装置
２８１４をCPU(B)が、CPU出力からライン３ｂを介して
アクテイブにて、これにより火災状況と、使用者の住所
を知らせる伝言がくり返され、消防車が至急派遣される
ようにする。この伝言は何回動かくり返されるが、これ
は使用者のプログラムによつて決められる。同様な方法
で防犯警報器は、作動すると、CPU(B)に信号を入力し、
レパートリーダイアラが警察署にダイアルし、音声合成
装置２８１４によりメツセージが送られるようになつて
いる。更に、遠隔操作装置によつて作動される検知器
は、家屋保全センサ２８２０に含むことができる。この
遠隔操作装置を作動すると、CPU(B)はレパートリーダイ
アラを作動させ、医者の番号をダイアルし、音声合成装
置２８１４を用いて医者に使用者の住所に及び救急を必
要としていることを知らせる。これらの機能は全て第４
８図に示す電子電話によつて可能である。

第４９図は、CPU(A)及びCPU(B)の両方に含まれるソフト
ウエアのフローチヤートを示す。このフローチヤートは
省略されているが、当該分野に関し通常の知識を有する
者は、フローチヤート内の各々のブロツクの内容が何で
あるかを理解できるものと考える。CPU(A)のソフトウエ
アは、キーボード入力を監視し、入力を受けた時にレパ
ートリーダイアラを作動させるかまたは、デイスプレイ
に入力された番号を表示するかを決定している。前に述
べたように、もしレパートリーダイアラが作動され、コ
ンピユータ多重プロセツサシステムに記憶されていない
番号が入力された時、デイスプレイは、実際に呼びださ
れている番号を表示しない。しかしながら、多重プロセ
ツサシステムのRAMに記憶されている番号であるなら、
その番号が使用者に表示される。CPU(B)のソフトウエア
は電話線インターフエースを、監視し、音声合成装置と
伝言レコーダを制御している。もし入来する呼び出しが
検知されると、音声合成装置制御線がアクテイブにな
り、前に述べたように電話線の音声部分が作動する。ソ
フトウエアは、更に音声合成の伝言が終了すると、伝言
レコーダを作動させる。使用者の特定した時間が終わる
とレコーダの作動が切られ、電話オーデイオ線がソフト
ウエア制御によつて作動が切られる。入来する呼び出し
がない場合、CPU(B)は、家屋保全センサを走査する。も
し、家屋保全センサが作動されると、CPU(B)は使用者の
プログラムで特定された特別なレパートリダイアラの電
話番号を、選択された検知器からうけとつたアクテイブ
な信号に応じてダイアルし、さらに、プログラムから呼
びだされた特定の音声合成の伝言を出力させる。もし、
作動すべき家屋保全センサがみあたらない場合には、プ
ログラムは入来する呼び出し又は、作動すべき家屋保全
センサの有無の監視ループは続けられる。

本発明は特定の実施例につき説明されたが、その趣旨の
範囲内で種々の変更が可能であることは言うまでもな
い。次にマイクロ命令の表、命令のセツトを参考の為に
説明する。

表Ｉ マイクロ命令のテーブル STO ACCからMEMへ； 書込み制御８９へ与えられ、累算器１５０又は５、１９
１からの４ビツトの出力が、書きこみ論理８９及びライ
ン８７によつてRAM内の現在のアドレスワード位置が書
きこまれる位置に与えらえる。

CKM CKBからMEMへ； CKB出力線上の４ビツトは、書き込み制御８９及びライ
ン８７を通つて、RAM内の現在におけるアドレスワード
位置が書き込まれる場所へ与えられる。

CKP CKBから+AUへ； CKB出力線１０８上の４ビツトは、入力選択器１１９に
よつて加算器１２５の正の入力１２３に与えられる。

YTPＹから+AUへ； Ｙレジスタ１４８及び１４９の出力８３上の４ビツト
は、入力１０７及びＰ入力選択器１１９を介し加算器１
２５の正の入力１２３に与えられる。

MTP MEMから+AUへ； メモリ出力線１０９における４ビツトは出力選択器１１
９によつて加算器１２５の正の入力１２３に与えられ
る。

ATN ACCから-AUへ； 累算器１５０又は１５１の内容は、ライン１１４及び１
１２を介して加算器１２５の負の入力１２４に与えられ
る。

NATN ACCから-AUへ； 累算器１５０及び１５１の補数が、ライン１１４及び１
１３を介し、加算器１２５の負の入力１２４に与えられ
る。

MTN MEMから-AUへ； メモリ出力線１１０に現われるRAM８１内における４ビ
ツトのその時現在のワード及びページのアドレスは、負
の入力選択器１２０によつて加算器１２５の負の入力を
与える。

15TN１５（−１）から-AUへ； 定数又はhexＦは、加算器１２５の負の入力１２４へ与
えられる。これは、２つの補数的加算による減算又は比
較オペレーシヨンに用いる。

CKN CKBから-AUへ； CKB出力線１１１上の４ビツトは、入力選択器１２０に
よつて加算器１２５の負の入力１２４に与えられる。

NE COMPからSTASTUSへ； 加算器１２５の比較出力COMPは、ライン１２８又は１２
９によつて状態回路１２７又は１２６に与えられる。

C8 CARRY8からSTATUSへ； 加算器１２５のMSBからの桁上げ（CARRY）出力は、ライ
ン１２８又は１２９を介し、状態回路１２６又は１２７
に与えられる。

CIN CARRY INからAUへ； 表II 命令の組 呼び出し １１×××××× ステータスにおける条件；もし状態線７５に論理"0‘'
であると、呼び出し命令は実行されない。もし状態が
“１”であると、機構は、呼び出しモードとなる。プロ
グラムカウンタ１９又は４０の内容は、サブルーチンレ
ジスタ３３又は５４に記憶される。ページアドレスレジ
スタ２１又は４２の中のページアドレスは、それぞれペ
ージサブルーチンレジスタ２３又は４４に記憶される。
ページバツフアレジスタ３５又は５７の内容は、ページ
アドレスレジスタ２１又は４２にロードされる。レジス
タ２６又は４７の中の章サブルーチンレジスタ２４又は
４５に記憶されている。また章バツフアレジスタ３９又
は６１は、新しい章アドレスを与えている。ページアド
レスバツフアレジスタ３５又は５７及び、章バツフアレ
ジスタ３９又は６１の内容は、ライン１１によつてROM
から受けとる。命令語のフイールドＲ２からＲ８は、ラ
イン２０からプログラムカウンタ１９又は４０にロード
される。呼び出しモードが通常機能を実行呼び出し分岐
命令を除き、全ての命令が実行される。呼びだしモード
内における呼び出しの実行が、３つの呼び出しに有効で
ある。呼び出しモード内の分岐の実行は３つの呼び出し
に有効である。呼びだしモード内の分岐の実行は現在の
ROMページ又は章から離れている間に実行される。

分岐 (BR)：１０×××××× ステータスの条件；もし状態が論理"0‘'ならば分岐命
令は実行されない。もしライン７５の状態が"1‘'なら
ば命令語のフイールドＲ２からＲ８は、ライン２０から
プログラムカウンタ１９又は４０にロードされる。また
ページバツフアレジスタ３５又は５７の内容は、ページ
アドレスレジスタ２１又は４２内の新しいページアドレ
スとなる。同様に、章バツフアレジスタ３９又は６１内
のアドレスは、章アドレスレジスタ２６又は４７内の新
しい章アドレスとなる。分岐は、呼び出と同様に状態論
理１２６又は１２７の性質からして無条件となる。状態
は分岐は呼び出しを良好に実行するとき通常適正の条件
である"1"である。もし、分岐がすぐに実行されるか又
は呼び出しが状態に影響しない場合、オペレーシヨンは
良好である。状態は、１つの命令サイクルのみに有効で
ある。故に、分岐オペレーシヨン以前に、多重テストを
実行することは、できない。すぐに分岐呼び出しを実行
する命令のみが分岐及び呼び出しが良好であるかどうか
を決定する。状態は分岐命令が終了すると常に論理"1"
にもどる。

回帰（RETN）：00001111 CLAラツチ３４又はCLBラツチ５５のポインタの変化、呼
び出しモードにおいて実行される時、サブルーチンレジ
スタ３３又は５４の内容は、プログラムカウンタ１９又
は４０に転送される。同時に、ページサブルーチンレジ
スタ２３又は４４の内容は、ページアドレスレジスタ２
１又は４２へ転送される。章サブルーチンレジスタ２４
又は４５の内容は、章アドレスレジスタ２６又は４７に
転送される。このオペーシヨンは、サブルーチンが完了
した後でシステムを適正な点に戻す。

ライン上のキヤリー入力CINは、加算器のLSBのキヤリー
回路に与えられるようになる。

AUTA AUからACCへ； ４本のライン１３０上の加算器１２５の出力は、累算器
レジスタ１５０又は１５１の入力に与えられる。

AUTY AUからＹへ； ４本のライン１３０上の加算器１２５の出力は、Ｙアド
レスレジスタ１４８又は１４９に与えられる。

STSL YNEA命令の実行における状態ラツチ１４３又は１４４へ
のステータス。もしＹレジスタ１４８又は１４９が累算
器１５０又は１５１に等しくない場合、状態ラツチ１４
３又は１４４は、論理"1"にセツトされる。もし等しい
場合は、状態ラツチ１４３又は１４４が論理"0"にセツ
トされる。

ロードＰレジスタ（LDP）：０００１×××× ROMページバツフアレジスタ３５又は３７は、ライン５
６及び１１上の命令において４ビツトのＲ５からＲ８ま
でのフイードをもつてロードされる。これは、無条件で
あり、桁上げも比較も状態に入らない。Ｒ５はLSBでＲ
８はMSBである。

章レジスタへのページ転送（TPC）：00001011 ページバツフアレジスタ３５又は５７内の２つの最下位
ビツトがライン３６又は５８を通つて章バツフアレジス
タ３９又は６１へロードされる。

ACCからＹレジスタへの転送（TAY）：00100000 累算器１５０又は１５１は無条件に、Ｙレジスタ１４８
又は１４９へ転送される。累算器の内容は変更しない。
発生するマイクロ命令は、AT_N、AUTOYである。

Ｙレジスタから累算器（TYA）への転送：0010001 Ｙレジスタ１４８又は１４９は無条件で累算器１５０又
は１５１に転送される。Ｙレジスタ１４８又は１４９の
内容は変更されない。発生するマイクロ命令はYTPとAUT
OAである。

累算器のクリア（CLA）：0111111 累算器１５０又は１５１の内容は無条件に"0"にセツト
される。発生するマイクロ命令はAUTOAである。

累算器からメモリへの転送（TAM）：00100111 累算器１５０又は１５１の内容は、Ｘ及びＹレジスタ９
９と１４８又は１４９によつてRAMメモリの位置アドエ
スに記憶される。累算器１５０又は１５１の内容は、変
更されない。発生するマイクロ命令はSTOである。

累算器から、メモリ及び増加Ｙへの転送（TAMIYC）：00
100101 累算器１５０又は１５１の内容は、Ｘレジスタ９９及び
Ｙレジスタ１４８又は１４９によつてRAMのメモリの位
置アドレスに記憶される。記憶の補数のオペレーシン
後、Ｙレジスタ１４８又は１４９は１だけ増加される。
最初のＹが１５である場合、状態は"1"にセツトされ
る。無条件。発生されるマイクロ命令はSTO、YTP、CI
N、Ｃ８、AUTOYである。

累算器からメモリ減少Ｙへの転送（TAMDYN）：00100100 累算器１５０又は１５１の内容は、メモリ８１内の現在
のアドレスされた位置に転送され、Ｙレジスタ１４８又
は１４９が減少される。最初のＹが０である場合、状態
は"1"にセツトされる。発生されるマイクロ命令は、ST
O、YTP、15TN、Ｃ８である。

累算器からメモリへの転送及び累算器のクリア（TAMZ
A）：00100110 累算器１５０又は１５１の内容はＸレジスタ９９及びＹ
レジスタ１４８又は１４９によつてRAMメモリのアドレ
スされた位置に記憶される。累算器１５０又は１５１は
"0"にセツトしなおされる。発生するマイクロ命令はST
O、AUTOAである。

メモリからＹレジスタへの転送（TMY）：00100010 Ｘレジスタ９９及びＹレジスタ１４８又は１４９によつ
てアドレス指定された現在のRAMメモリ内の位置の内容
は、無条件にＹレジスタ１４８又は１４９に転送され
る。RAM内の記憶情報は変更しない。発生されるマイク
ロ命令はMTP AUTOYである。

メモリから累積器への転送（TMA）：00100001 Ｘレジスタ９９及びＹレジスタ１４８又は１４９によつ
てアドレス指定される現在におけるRAMメモリ位置の内
容は無条件に累積器１５０又は１５１へ転送される。RA
M(A1)内の記憶情報は変更されない。無条件であつて桁
上げ及び比較の実行は状態に入らない。

メモリと累積器の変換（XMA）：0000011 Ｘレジスタ９９及びＹレジスタ１４８又は１４９によつ
てアドレス指定される現在におけるRAMメモリ位置の内
容は、累算器と交換される。即ち、累算器の内容は、メ
モリ内に蓄積され、メモリの内容は累算器に蓄積され
る。発生されるマイクロ命令はMTP、STO，AUTOAであ
る。

メモリと累算器を加える（AMAAC）：0000110 累算器１５０又は１５１の内容は、Ｙレジスタ９９及び
Ｘレジスタ１４８又は１４９にアドレス指定されたRAM
メモリ８１の位置の内容に加えられ、その計算結果は、
累算器１５０又は１５１に入力される。その結果、キヤ
リー情報が状態回路１２６又は１２７に入力される。合
計が１５より大きい時、累算器のクリアがセツトされ
る。RAM８１内のメモリ位置の内容は、変更されない。
発生するマイクロ命令は、ATN、MTP、AUTOA、Ｃ８であ
る。

メモリから累算器を引く（SAMAN）：00111100 累算機１５０又は１５１の内容は、Ｘレジスタ９９又は
Ｙレジスタ１４８又は１４９によつてアドレス指定され
たRAMメモリの位置の内容から２の補数追加を用いて引
き、それぞれ別々に累算器１５０又は１５１に記憶され
る。これを実行する為、メモリは、累算器プラス１（又
はCIN）の補数に加えられ、その結果は、累算器１５０
又は１５１に記憶される。その結果及びキヤリー情報が
状態１２６及び１２７へ入力される。もし、累算器が１
未満またはメモリに等しい場合、状態は論理"1"にセツ
トされる。発生されるマイクロ命令は、MTP、MATN、CI
N、C8、AUTOAである。

メモリ増加及び累最器へのロード（IMAC）：00111110 Ｘレジスタ９９及びＹレジスタ１４８又は１４９によつ
てアドレス指定されたRAMメモリ８１の位置は、１だけ
増加され、累算器１５０又は１５１の中に記憶される。
RAMメモリ８１のもともとの内容は変更されない。結果
のキヤリー命令はライン１２８又は１２９を介し、状態
回路１２６又は１２７に入力される。状態は、合計が１
５より大きい場合に論理"1"にセツトされる。発生され
るマイクロ命令は、MTP、CIN、C8、AUTAである。

メモリ減少及び累算器へのロード（DMAN）：00000111 Ｘレジスタ９９及びＹレジスタ１４８又は１４９によつ
てアドレス指定される現在のRAMメモリ位置の内容が１
だけ減少させられ、累算器１５０又は１５１にロードさ
れる。メモリの内容は変更されない。結果のキヤリー情
報は、状態論理１２６又は１２７に入力される。メモリ
が１以上である場合状態は、論理"1"にセツトされる。
発生されるマイクロ命令は、MTP、15TN、C8である。

累算器の増加（IAC）：01110000 累算器１５０又は１５１の内容は、１だけ増加される。
以前の内容が１５であつた場合、桁上げが発生する。状
態１２６又は１２７は論理"1"にセツトされる。発生さ
れるマイクロ命令は、CKP、ATN、CIN、C8である。

累算器の減少（DAN）：01110001 累算器１５０又は１５１の内容は、１だけ減少される。
累算器の以前の内容が０である場合、状態回路１２６及
び１２７は"1"にセツトされる。発生されるマイクロ命
令は、CKP、ATN、CIN、C8である。

累算器プラス定数を累算機へ（AXAAC)：０１１１×××
× 上記の命令は、実際は特定の定数を累算器１５０又は１
５１に加える１３の命令の組である。結果は累算器に残
る。桁上げがある場合、論理"1"が状態回路１２６又は
１２７に送られる。これらの命令はA2ACC、A3ACC、A4AC
C…A14ACC及び01110010から01111110までを変更するOP
コードを有している。OPコードの実際の内容は、ライン
７１上の命令語のR5からR8までのフイールドがライン９
１を介して加えられる。もし桁上げが発生すると、状態
回路１２６又は１２７は、論理"1"にセツトされる。発
生されるマイクロ命令は、CKP、ATN、ＣＡである。

Ｙレジスタの増加（IYC）：00000101 Ｙレジスタ１４８又は１４９の内容は、１だけ増加され
る。結果の桁上げ情報は、状態論理回路１２６又は１２
７に入力される。合計が１５より大きい場合、状態は論
理"1"にセツトされる。発生されるマイクロ命令は、YT
P、CIN、C8、AUTOYである。

Ｙレジスタの減少（DYN）：00001000 Ｙレジスタ１４８又は１４９は１だけ減少される。けた
借りが必要でない場合、状態回路１２６及び１２７が
"1"にセツトされる。

補数累算器の増加（CPAIZ)：01111101 累算器１５１の内容は、補足されて１だけ増大される。
もし、内容が０であれば、状態回路１２６及び１２７は
１にセツトされる。

累算器の比較（ALEM）：00000001 累算器１５０または１５１の内容がメモリより少いか等
しい場合、状態回路１２６及び１２７は１にセツトされ
る。

累算器とメモリの比較（MNEA）：0000000 メモリ位置が累算器１５０又は１５１に等しくない場
合、状態回路１２６及び１２７が"1"にセツトされる。

メモリがゼロ以外（MNEZ）：00111111 特定されたメモリ位置がゼロに等しくない場合には、状
態回路１２６又は１２７が"1"にセツトされる。

Ｙレジスタ累積器と非同一（YNEA）：00000010 Ｙレジスタ１４８又は１４９が累算器１５０又は１５１
に等しくない場合、状態回路１２６及び１２７は"1"に
セツトされる。

Ｙレジスタが定数に非同一（TNEC）：０１０１×××× Ｙレジスタ１４８または１４９が、特定の定数に等しく
ない場合、状態回路１２６または１２７が"1"にセツト
される。

テストメモリビツト（TSBIT）：00110000 メモリビツトをテストし、もし"1"である場合、状態回
路１２６又は１２７は"1"にセツトされる。特定される
メモリビツトは無条件で"1"にセツトされる。

リセツトメモリビツト（RBIT）：00111000 特定のメモリビツトがセツトし直しされる。

テストメモリビツト（TBIT）：00111000 特定のメモリビツトがテストされる。もし"1"である場
合、状態回路１２６又は１２７は"1"にセツトされる。

定数のＹレジスタへの転送（TCY）：０１００×××× 特定の定数がＹレジスタ１４８又は１４９に転送され
る。

定数をメモリ及び増加レジスタに転送（PCMIY：０１１
０×××× 特定の定数がメモリに転送され、Ｙレジスタ１４８又は
１４９が１だけ増加される。

テストＫ入力（KNEZ）：00001110 １５５又は１０４からのＫ入力がゼロに等しい場合、状
態回路１２６又は１２７が"1"にセツトされる。

Ｋ入力を累算器に転送（TKA）：00001000 １０４及び１５５からのＫ入力は、累算器１５０又は１
５１に転送される。

リセツトＲ出力（SETR）：00001101 Ｙレジスタ１４８又は１４９によつて特定されたＲ出力
がセツトされる。

リセツトＲ出力（RSTR）：00001100 Ｙレジスタ１４８又は１４９によつて特定されたＲレジ
スタはセツトし直される。

累算器及び状態ラツチからの出力を０出力へ転送（TD
O）：00001010 累算器１５０及び１５１の内容と状態ラツチ１４４又は
１４３の内容は、出力１６２または１５９に転送され
る。

CPU(B)のI/Oポートのトグル（IOC）：00001001 CPU(B)I/Oポート１５５は入力から出力に切りかえらえ
る Ｘにフアイルアドレスをロード（LDX）：00101000 Ｘレジスタ９９には、フアイルアドレスがロードされ
る。

ＸのMSBを補充（COMX）：00001001 Ｘレジスタ９９の最上位ビツトが補充される。

【図面の簡単な説明】

第１図は入力及び出力を詳細に示すマイクロプロセツサ
のチツプのブロツク図である。 第２ａ図はレジスタの概略図である。 第２ｂ図は第２ａ図のレジスタの為のタイミング図であ
る。 第２ｃ図は、第２ｂ図のタイミング図に従つた第２ａ図
の装置の内容を示すテーブル図である。 第２ｄ図は、第２ａ図のレジスタの第２の実施例を示す
概略図である。 第２ｅ図は、第２ｄ図のレジスタのタイミング図であ
る。 第２ｆ図は、第２ｅ図に従つた第２ｄ図のレジスタの内
容を示すテーブル図である。 第２ｇ図は、第２ａ図のレジスタの第３の実施例を示
す。 第２ｈ図は、第２ａ図のレジスタの組合せの概略図を示
す。 第３ａ−１図、第３ａ−２図、第３ｂ−１図及び３ｂ−
２図は本発明のデジタルプロセツサ機構のブロツク図で
ある。 第３ｃ図は、分岐及びサブルーチン呼び出し回路のブロ
ツク図である。 第３ｄ図は、ここで示すシステム内のクロツク周期に関
し、電圧対時間を示すタイミング図である。 第４ａ図は、正の選択器１１９及び負の選択器１２０と
ともに加算１２５を示すブロツク図である。 第４ｂ図は、加算器１２５のオペレーシヨンの為のタイ
ミング図である。 第５図は、Ｙレジスタ１４８及び１４９と累算器１５０
及び１５０の概略図である。 第６図は、状態回路１２６及び１２７と状態ラツチ１４
３及び１４４の概略図である。 第７図は、定数及びブロツク８２のＫ入力論理部分を示
す概略図である。 第８ａ図は、命令デコーダに関しプログラムする為の論
理配列の部分の概略図である。 第８ｂ図は、命令デコーダの残りの部分図である。 第９ａ図は、「定数及びロードＸレジスタ」の命令デコ
ーダの概略図を示す。 第９ｂ図は、呼び出し命令デコーダの概略図である。 第９ｃ図は、ページの章命令デコーダへの転送を示す概
略図である。 第９ｄ図は、呼びだし命令デコーダの概略図である。 第９ｅ図は、回帰命令デコーダの概略図である。 第９ｆ図は、分岐命令デコーダの概略図である。 第１０図は、CPU(A)入力１０４及びＫ入力マルチプレク
サ１０２の概略図である。 第１１図は、CPU(A)Ｋ入力デバイダー回路９７の概略図
である。 第１２図は、CPU(B)入力１５５及び状態ビツト回路１５
７の概略図である。 第１３図は、CPU(B)入力をCPU(B)出力に切りかえるスイ
ツチの概略図である。 第１４図は、Ｋ入力多重回路１０６の概略図である。 第１５図は、CPU(A)出力バツフア１６入力及びCPU(B)出
力バフフアに１５９の概略図を示す。 第１６図は、CPU(A)出力プログラム論理配列１６４の概
略図である。 第１７図は、CPU(A)出力回路１６５を概略図を示す。 第１８図は、CPU(A)プログラムカウンタの概略図であ
る。 第１９図は、プログラムカウンタ１９内に含まれるフイ
ードバツク回路の概略図である。 第２０図は、CPU(A)サブルーチンラツチ回路３４の概略
図である。 第２１図は、CPU(A)章アドレスレジスタ２６及び章バツ
フアレジスタ３９の概略図である。 第２２図は、CPU(A)章サブルーチンレジスタ２４の概略
図である。 第２３図は、CPU(A)ページアドレスレジスタ２１及びCP
U(A)ページバツフアレジスタ３５の概略図である。 第２４図は、CPU(A)ページサブルーチンレジスタ２３の
概略図である。 第２５図は、RAM書き込み多重回路８９の概略図であ
る。 第２６図は、RAMYデコード回路７９の概略図である。 第２７図は、CPU(A)及びCPU(B)Ｘレジスタ９９の概略図
である。 第２８図は、Ｘデコード回路８８の概略図及びRAM配列
８１の部分図である。 第２９図は、Ｒレジスタ回路７７の部分図を示す。 第３０図は、Ｒ０及びＲ１に関するＲレジスタ出力バツ
フアの概略図である。 第３１図は、Ｒ１４及びＲ１５に関する出力バツフアの
概略図である。 第３２図は、ROMPCデコーダ８の概略図である。 第３３図は、ROMページデコーダ１０の概略図及びROM出
力デバイダの部分図である。 第３４ａ−１図及び第３４ａ−２図は、ROM配列６及びR
OM出力線１１の為のROM配列ドライバーの部分図であ
る。 第３４ｂ図は、ROM配列６のオペレーシヨンの為のタイ
ミング図である。 第３５−１図及び第３５−２図は、デジタルプロセツサ
システムの為の初期条件設定及びテスト回路の概略図で
ある。 第３６図は、個別の中央処理ユニツト専用のプレーヤー
用デイスプレイ、及び共通デイスプレイを示す２人用ゲ
ーム構成の装置のブロツク図である。 第３７図は２人プレーヤー用デイスプレイ及び共通のCP
U出力に接続された共通ゲームデイスプレイを２人用ゲ
ーム装置のブロツク図である。 第３８図は、第３６図の示す構成に関する２つの中央処
理ユニツト内で実行されるソフトウエアのブロツク図で
ある。 第３９図は、第３７図で示す構成に関する中央処理ユニ
ツト内で実行されるソフトウエアのブロツク図である。 第４０図は、CPU(A)が全体的にキーボード入力に専用で
ありCPU(B)が全体的にデイスプレイに専用である電子装
置構成の概略図である。 第４１図は、出力情報をデイスプレイに与える間入力情
報を受けとり、アルゴリズムを実行するCPU(A)及びCPU
(B)内のソフトウエアのフローチヤートである。 第４２図は、CPU(A)は、入力キーボードに接続され、CP
U(B)はデイスプレイに接続され、電子デジタルプロセツ
サシステムの共通出力ポートも又デイスプレイに接続さ
れる電子装置の概略図を示す。 第４３図は、３つの出力ポートがデイスプレイポートに
全て接続され、更にCPU(A)出力ポートは、キーボード入
力に接続されている電子装置のブロツク図である。 第４４図は、キーボード、処理ユニツト音声合成装置、
伝言録音器及び電話線インターフエースを含むブロツク
図である。 第４５図は、キーボード処理ユニツト レパートリーダ
イアラ伝言レコーダ、音声合成装置及び電話線入力フエ
イズを含む電子電話のブロツク図である。 第４６図は、キーボード、キーボードデイスプレイ、音
声合成装置伝言レコーダ及び電話線インターフエースを
含む電子電話のブロツク図である。 第４７図は両中央処理ユニツトに関するソフトウエアを
示すフローチヤートである。 第４８図は、キーボード、処理ユニツト、キーボードデ
イスプレイ、レパートリーダイアラ、伝言レコーダ、音
声合成装置及び電話線インターフエースを含む電子電話
のブロツク図である。 第４９図は、キーボード、処理ユニツト、キーボードデ
イスプレイ、レパートリーダイアラ、伝言レコーダ、音
声合成装置、電話線インターフエース及び家屋保全セン
サーを含む電子電話のブロツク図である。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ２１６７１７ (32)優先日 1980年12月15日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ２１７４８０ (32)優先日 1980年12月17日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ２６２２７８ (32)優先日 1981年５月11日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ２６３２３９ (32)優先日 1981年５月13日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ２６３７９５ (32)優先日 1981年５月14日 (33)優先権主張国 米国（ＵＳ） 審判番号 平2−22888 (72)発明者 ジエラルド・ロジヤ−ズ アメリカ合衆国テキサス州シユガ−ラン ド・アン・ア−バ−・コ−ト3119 (72)発明者 デユアン・ソリメノ アメリカ合衆国コネチカツト州ニユウイン トン・コツトンウツド・ロ−ド70 (72)発明者 サミイ−・ケイ・ブラウン アメリカ合衆国テキサス州ミツドランド・ アパ−トメント27シヤ−ブア−・アベニユ −415 (72)発明者 ブライアン・ケイ アメリカ合衆国テキサス州ヒユ−ストン・ アパ−トメント1216ビ−チナツト9501 (56)参考文献 特開 昭51−62953（ＪＰ，Ａ) 特開 昭54−124652（ＪＰ，Ａ)

Claims (3)

【特許請求の範囲】
1. 【請求項１】命令を記憶するメモリ手段と； 該命令を解読したコマンドに制御されオペレーションを
   処理する演算論理手段と； 該命令を前記メモリ手段から得る制御回路と； 前記メモリ手段、前記演算論理手段、前記制御回路を第
   １又は第２の中央処理装置へ接続するデータパスと； 該データパスを使用し、該命令を実行する前記第１の中
   央処理装置と； 該命令を第１の中央処理装置が実行している間、前記同
   一データパスを分け合って、少なくとも独立且つ同時に
   前記命令の次の命令を取り出す第２の中央処理装置と； 前記演算論理手段の演算結果を一時的に記憶するレジス
   タ手段とを有する電子デジタルプロセッサ機構。
2. 【請求項２】特許請求の範囲第１項において、上記メモ
   リ手段が読み出し専用メモリ手段及びランダムアクセス
   メモリ手段から成る電子デジタルプロセッサ機構。
3. 【請求項３】特許請求の範囲第１項の電子デジタルプロ
   セッサ機構であって、 上記メモリ手段はデータ及びコマンドを記憶し； 上記制御回路は、上記メモリから上記コマンド及び上記
   データを受けとり、上記コマンドを上記第１及び第２の
   中央処理装置へ転送し； 外部情報を上記第１の中央処理装置へ与える第１の入力
   手段と； 上記第１の中央処理装置からデータを外部へ転送する第
   １の出力手段と； 外部データを上記第２の中央処理装置へ与える第２の入
   力手段と； 上記第２の中央処理装置からデータを外部へ転送する第
   ２の出力手段と； 上記第１及び第２の中央処理装置からデータを外部へ転
   送する第３の出力手段とを有し； 上記データパスは、上記第１の中央処理装置を上記メモ
   リ手段、上記演算論理手段、上記第１の入力手段、上記
   第１の出力手段及び上記第３の出力手段に接続し、更
   に、上記第２の中央処理装置を上記メモリ手段、上記演
   算論理手段、上記第２の入力手段、上記第２の出力手段
   及び上記第３の出力手段に接続する電子デジタルプロセ
   ッサ機構。