JPH02264688A

JPH02264688A - マルチプロセッサシステム

Info

Publication number: JPH02264688A
Application number: JP2060877A
Authority: JP
Inventors: Peter L Koeppen; ピーター　エル．コーペン; Gerald Rogers; ジェラルド　ロジャーズ; Sorimeno Duane; デュアン　ソリメノ; K Brown Samii; サミイー　ケイ．ブラウン; Kay Brian; ブライアン　ケイ
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1980-12-15
Filing date: 1990-03-12
Publication date: 1990-10-29
Also published as: JPH0640322B2; EP0054187A2; DE3176869D1; JPH02276352A; EP0054187A3; EP0054187B1; JPS57155659A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は多重デジタルブロヒツサ礪構に関する。

コンピュータは、間発開始以来年々、大きさ＋１３よび
性能が増加し続けている。コンピュータの性能が増加す
るにつれて、コンピュータはいくつかの異る機能を持つ
ことが必要となった。たくさんのコンピュータ使用者が
コンピュータを使用する時、伝統的にたくさんの異る使
用者がコンピュータに働きかけることを可能にする時間
配分と呼ばれるシステムが用いられていた。しかしなが
ら時がたつにつれて、たくさんのより複雑な問題が発生
し、同時的な処理性能を必要とするようになってきた。

その時代では、大部分のコンピュータは巨大な中央処理
システムであった。大きな記憶バンクと専用の入力／出
力（Ｉｌｏ）を有する中央処理装置から成るこの種の構
成は、このようなより高酊で複雑な問題を解決１Ｊる時
には不都合であることが判明した。発生した重大な問題
の１つは、主要な中央処理ユニット（ＣＰＵ）から１１
０部分を切り離し、Ｉｌｏが独立して情報を入力、出力
するーｈ、ＣＰＬＩが問題解決の為働くようにする必要
性である。

６０年代半ばから後半にかけて、ミニコンピユータが新
しい型のコンピュータ構造として現われた。ミニコンピ
ユータは、当時現存していた大部分の大型コンビ１−タ
の中のＣＰＬＪよりいくらｈλ小さいＣＰｔＪから成っ
ていた。ミニコンピユータは、従来の大型コンピュータ
よりはるかに少いメモリを有していた。しかしながら、
ミニコンピユータの導入は、情報処理機能を有する装置
（インテリジェント装置）が作られることを可能にした
。

情報処理機能を有する装置とは、その装置が接続される
他のいかなる処理システムからも独立して、操作可能で
ある独自の処理能りを有す装置である。

この新しいミニコンピユータ構造は、１１０部分の独自
性を与える問題といったようなたくさんの複雑な問題を
解決した。

この同じ時点に集積回路が発展した。１９６０年代の集
積回路は、１チップ当り１０から１２のゲートから成っ
ている小規模集積回路（８３１）から成りたっていた。

１９６０年代後半を通して、中規模集積回路が開発され
、１チップ当りのゲート数を１００から１０００に増加
させた。そして、１９７０年代において、大規模集積回
路（ＬＳ　Ｉ　）および超大規模集積回路（ＶＬＳＩ）
が開発され、１チップ当りのゲート数を５０．０００の
高さまで飛躍させた。ゲート数が増加するに従って、こ
のようなチップの性能が比例的に増加した。その後、１
９７０年代の同じ頃に、初めての基板上に形成されたコ
ンピュータシステムが開発された。

このようなコンピュータは、同一のプリント回路基板上
にＣＩ）　Ｕと記憶装置を有していた。これによりある
コンピュータ構造を試験することも可能となった。コン
ピュータの性能をあげる為には３つの対応策が可能であ
った。第１の対応策は、正確さを確実とする為、ワード
のサイズを増大させることであった。制御の為の応用に
対してこの方法は、あまり利点を与えない。第２の対応
策は、メモリのサイズを増大することである。この方法
は、キャッジ１メモリ（ｃａｃｈｅ　ｓｅｎ＋ｏｒｉｅ
ｓ）のようなメモリ構造を使用しなければ、コスト高と
なった。基板上の」ンビュータ又はチップ上のコンピュ
ータに関し、メモリを形成できる面積は限られているの
で、この方法も完全な解決策とはいえなかった。ＣＰＵ
の数を増加させるという第３の対応策が最も実際的のよ
うに思われる。新しい構造は、中央で制御され互に結合
されたミニコンピユータを含むようになった。開発され
た構造の主な２つのタイプは、連合型システムと分配型
システムである。連合型システムは、単一または多重デ
ータバスに結合されたたくさんのプロセッサを含み、そ
のうちのひとつがマスターであって、単一または複数の
データバス上を転送されるデータを制御するものであっ
た。通常連合型システムにおいて、各々のプロセッサは
他のプロセッサから完全にハードウェアにおいてもソフ
トウェアにおいても独立していた。即ち、各々のプロセ
ッサは、独自の処理ユニットおよび独自のメモリを有し
ていた。連合型システムにおける利点は、１つのプロセ
ッサが１つのシステムを制御することによって、たくさ
んのプロセッサが、たくさんの異る使用者にサービスを
与えられることを可能にしたことである。しかしながら
、連合型システムの欠点は、システム制御用ソフトウェ
ア、即ち、単一の又は複数のデータバスにおいてそれぞ
れ異るプロセッサを制御するソフトウェア、が複雑であ
るということである。そのソフトウェアは、とても複雑
なものとなり、ライン上のプロセッサの全てが必ずしも
その全性能を発揮できないであろうという効率低下をひ
きおこす可能性もでてくるのである。コンピュータ構造
におけるもう一つの選択肢は、分配型システムである。

このシステムは、連合型システムにおけるような単数又
は複数のデータバスを介し接続される異なる処理ユニッ
トから成るが、１つのプロセッサによって残るプロセッ
サ上に支配を及ぼすことはない。むしろ、支配はプロセ
ッサに共通の約束事（プロトコル）の中にあるのと同様
にデータバスループ周辺のプロセッサからプロセッサへ
転送されるか、又はそれぞれのプロセッサが必要に応じ
て他のプロセッサから独立してバスにアクセスできるよ
うになっている。

加えて、いくつかの分配型システムのプロセッサは、同
じメモリモデュールを使用できるので、あるプロセッサ
が実際にデータバスにアクセスせずに、他のプロセッサ
と通信することができる。データバスがロンピユータ構
造の両タイプにおいて錠を握っている。その結果、たく
さんの異ったデータバスプロトコルが開発発展された。

最も、よく知られたデータバスプロトコルは、ＥｌΔ　
Ｒ８−２３２インターフエースである。このＲ８−２３
２インターフエースの標準型は、連続二進数変換を用い
てデータターミナル装置とデータ通信装置との間のイン
ターフェース機能を与えている。

その標準は電気的信号特性コネクタビンの選定、連続２
進数変換を示す機能的内部交換回路図を特定する。もう
１つのデータバス標準には、プログラム可能な手段の為
のデジタル型インターフェースであるＩＥＥＥ４８８で
ある。多重データバス標準は、中央バス制御装置を用い
たビットシリアル伝送の為の標準であるＭ　Ｉ　Ｌ−３
ＴＤ−１５５３で与えられる。このようなバスプロトコ
ル標準が複雑になればなる程、これらのバス構造を制御
するのに必要なソフトウェアはますます複雑になる。分
配型コンピュータシステムの開発に関する参考書として
は１９８０年Ｐｒｅｎｔｉｓｓ−１１ａｌ　１発行のタ
イ・ウイッツマン（Ｔａｙ　ｗｉｔｚｍａｎｎ）による
「分配型マイクロミニコンピユータシステム」を掲げる
。開示される発明は、同じ半導体を使用することができ
る多重プロセッサシステムを説明することによってデー
タバス構造並びにデータバスソフトウェアに関する全て
の問題点を解消するものである。

現在のマイクロプロセッサチップの先駆は、小型電子計
算器に使われた半導体アレイであった。

このような例にテキサスインスツルメンツに譲渡された
１９７４年６月２５日発行のキルビー、メリマン、バン
タセルによる米国特許用３．８９１゜９２１号がある。

計算鼎の為のこのような集積回路アレイの発明以来、年
を経るにつれ、技術の大きな進歩はそのサイズ、出力、
価格および半導体チップの機能並びに信頼性において飛
躍的な改良を遂げてきた。単・−のプロセッサ構造と同
様の型を有する初期のマイク［１プロセツサシステムが
、テキサスインスツルメンツ譲渡されたコーゲル、レイ
モンドによる１９７６年１１月９日発行の米国特許用３
．９９１．３０５号および、同じくテキサスインスツル
メンツに３渡されたグラハム・Ｆ・タブによる「コード
変換器付マイクロコンピュータ」と題する１９７７年１
２月２０日発行の米国特許用４．０６４，５４４号に示
されている。

これらの２つの特許は２重壁′Ｃある本発明と類似する
単一型マイクロプロセッサ構造を開示している。

本発明に従うと、互いに独立し、同時に操作可能な２つ
で１組のレジスタを含む電子デジタル型多重プロセッサ
システムが与えられる。第１の実施例において命令コー
ドを記憶する為の１つのＲＯＭと、情報を記憶する１つ
のＲＡＭと、コマンドに基づき情報に対し演算を実行す
る１つの演算論理ユニット（ＡＬＬＪ）と、ＲＯＭから
の命令」−ドに応答してこれらのコマンドを発生する制
御回路とを含む、プロセッサシステムが使用されている
。この演算論理ユニットは、ある階級の命令コードから
発生されたマイクロ命令のグループによって制御される
。一方、他の階級の命令」−ドは、定数のフィールドを
含んでいる。データ通路の組が与えられており、これが
上記のＲＡＭ。

ＲＯＭ、演算論理ユニットおよび制御回路とレジスタの
組とを接続している。このレジスタの組は、演算論理ユ
ニットに基づき操作される情報を記憶し、ＲＡＭの中の
情報の番地とＲＯＭの中の命令とを記憶する。上記制御
回路は、両方のレジスタの組における命令を同時に独立
して実行する為に与えられている。このような同時操作
は、第２のレジスタの組が演算論理ユニットにアクセス
すると同時に、第１のレジスタの組がＲＯＭにアクセス
することによって、実行される。

本発明の他の実施例においては、命令コードを記憶する
ＲＯＭと、情報を記憶するＲＡＭと、コマンドに従う情
報に於るオペレージコンを実行する演算ユニットと、命
令コードに応答してこれらのコマンドを発生する制御回
路と、入力ボートおよび出力ボートと、独立し、同時に
操作可能な２つで一組のレジスタとを含む電子デジタル
型多重プロセッサシステムが与えられている。このシス
テムは、単一のＭＯ３／ＬＳＩ半導体チップ上に作られ
ている。人力ボートは、ｆ−夕をレジスタの組に入力づ
る為に各々のレジスタセットに個別的に専用に設けられ
ている。出力ボートは、システムの中で処理されたデー
タを表示する為に設番ノられる。−組のデータ進路が、
上記のＲＯＭ。

ＲＡＭ、＊算論理ユニット、入力ボート、出力ボート、
および制御回路と複数のレヂスタの組とを接続している
。

本発明の他の実施例において、ベアの電界効果型装置と
ベアのクロック同期装置から成る開鎖型回路ループが与
えられる。上記閉鎖型回路ループは、クロック同期回路
が電界効果型装置を分離するように配列される。

本発明の他の実施例において、第１のクロック同期装置
のベアの中の第２のクロック同期装置の第２の端子は、
第１の電界効果型装置のベアの中の第１の電界効果型装
置の入力へと接続される。

第１の電界効果型装置のベアの中の第１の電界効果型装
置の出力は、第１のクロック同期装置のベアの中の第１
のりＯツク同１１１装置の第１の端子へ接続される。第
１のクロック同＋ｌｌｌ装置のベアの中の第１のクロッ
ク同Ｉｌｌ　Ｒ置の第２の端子は、第１の電界効果型装
置のベアの中の第２の電界効果型装置の入力へ接続され
る。第１の電界効果型ｖ４置のベアの中の第２の電界効
果型装置の出力は、第２のクロック同ＩＩ装置のベアの
中の第１のクロック同期装置の第１の端子に接続される
。第２のクロック同期装置のベアの中の第１のクロック
同期装置の第２の端子は、第２の電界効果型装置のベア
の中の第１の電界効果型装置の入力に接続される。第２
の電界効果型装置のベアの中の第１の電界効果型装置の
出力は、第１のクロック同期装置のベアの中の第２のク
ロック同期装置の第１の端子に接続される。第１のクロ
ック同期装置のベアの中の第２のりＯツク同期装置の第
２の端子は、次に、第２の電界効果型装置のベアの中の
第２の電界効果型装置の入力へ接続される。第２の電界
効果型装置のベアの中の第２の電界効果型装置の出力は
、第２のクロック同期装置のベアの中の第２のクロック
同期装置の第１の端子に接続され回路ループは閉鎖され
る。クロック同期装置のベアの交互のクロック同期は、
作動中のクロック同期装置を通しである電界効果型装置
が次の電界効果型装置を更新することに役立っている。

一方、これらの電界効果型装置は、非作動り０ツク同期
装置によって、閉鎖型ループ回路の残りから分離されて
いる。情報は、電界効果型装置のベアを通って情報が循
環することによって、ループ内に蓄積され得る。電界効
果型装置のベアの数、同様にクロック同期装置のベアの
数は、電界効果型装置とクロック同期装置とが先に述べ
た様に配列可能な限り増加しうろことは、この分野の通
常の知識を有する当業者には明らかである。閉鎖型回路
ループに記憶される情報ビット数は、閉鎖型回路ループ
における電界効果型装置のベアおよびクロック同期装置
のベアの数と等しい。クロック同期装置と電界効果型装
置の入力側との間に入力端子を接続することによって、
この閉鎖型回路ループに入力端子を備えることができる
。り［１ツク同期装置と、電界効果型装置の出力側との
間に出力端子を接続することによって、この閉鎖型回路
ループに、出力端子を備えつけることができる。入力、
出力装置はいずれも、情報記憶機能又はデンルチプレク
ス機能を実行する為にこの回路に加えられるものである
ことは当業者にとって明らかである。

本発明の他の実施例において、閉鎖型ループ回路の配列
が与えられ、情報の平行蓄積を可能にしている。平行に
数ビットが記憶されるレジスタを構成するために、いか
なる数の閉鎖型ループ回路も配列することができること
は当業者に明らかであろう。平行する閉鎖型ループ回路
間の交差接続が、隣接する閉鎖型ループ回路間における
情報の簡単な入れかえによるＳ算、割算を含む、交差結
合能力を与えていることもまた当業者にとって明らかで
あろう。

本発明の他の実施例において、複数の中央処理ユニット
を含む電子デジタル型処理システムが与えられる。この
プロセッサシステムは、命令コードを記憶するＲ　ＯＭ
　、情報を蓄積するＲＡＭ、命令コードに応答してコマ
ンドを発生する制御回路から送られるコマンドのもとに
情報に対するオペレージ１ンを実行する演算ユニットを
有している。

上記演算ユニットは、命令コードのある階級から発生さ
れるマイクロ命令のグループによって制御されている。

一方、命令コードの他の階級は、［アキュムレータ内の
複数の定数と定数との比較」といった様ないくつかのオ
ペレニシ゛ヨンに使用される定数のフィールドを含んで
いる。複数の中央処理ユニットは独立してＦｉｔ時に作
動し、ＲＡＭから得た情報に対し命令を実行し、ＲＯＭ
、ＲＡＭ、演算ユニットおよび中央処理ユニット回路を
接続するデータ進路の単一の組を共用する。

本発明の他の実施例において、電子デジタル型プロセッ
サシステムが示され、これは、命令を記憶するＲＯＭと
、情報を記憶するＲＡＭと、制御用コマンドの６とに情
報に対し操作を実行する演算ユニットと、命令コードに
応答してコマンドを発生する制御回路と、人力手段、出
力手段および複数の中央処理：Ｌニットを含んでいる。

このシステムは、単一のＭＯ８／ＬＳ　Ｉ半導体チップ
上に作られている。中央処理ユニットは、演算ユニット
、ＲＡＭ、出力および入力を制ｍａすることによる情報
に対しコマンドを実行する。複数の中央処理ユニットは
、ＲＯＭ、ＲＡＭ、　演算ユニット、制御回路、おにび
中央処理ユニットの人出力を結合するデータ通路の単一
の組を共用する。

本発明の他の実施例において、２人用ゲーム装置が与え
られ、これは、ゲームディスプレイ、デジタルプロセッ
サシステムに接続されたプレーヤ用入力装置を含み、更
に１つのメモリを共用しあう２つの独立に別々に操作可
能な中央処理ユニットと、演算論理回路及び２つの処理
ユニットのオペレージコンをυ制御する制御回路をも有
している。

メモリを共用し合う２つの独立する中央処理ユニットを
用いることにより、ゲームのアルゴリズムは、２人のプ
レーヤーが同時にゲーム装置に入力を与えられる様な方
法で実行される。

２人用ゲーム装置に８＆プるひとつの実施例は、第１及
び第２のプレーヤの人力、第１および第２のプレーヤの
為のディスプレイａｈおよびゲームディスプレイ装置を
含みこれらは全て単一の電子デジタルプロセッサシステ
ムに接続されている。

この例は２つの独立して同時に操作可能な中央処理ユニ
ットをさらに含む。上記電子デジタルプロセッサシステ
ムは、さらに、ゲームの情報の蓄積およびゲームプログ
ラムの蓄積の為の単一の共用し合うメモリと、２つの中
央処理ユニットおよびこれら２つの中央処理ユニットを
操作、制御する為の制御回路の両方に使用される、演算
論理ユニットを有している。第１の中央処理ユニットは
、１つのプレーヤー人力への接続とそのプレーヤの為の
ディスプレイへの接続とを有している。同様に第２の中
央処理ユニットは、第２のプレーヤの入力と、そのプレ
ーヤーのディスプレイへの接続を有している。加えて、
両中央処理ユニットは、共通のゲーム状況ディスプレイ
装置上に情報を表示することができる。デジタル型プロ
セッサシステムは、さらに、中央処理ユニット内の情報
の転送および中央処理ユニットへの転送の為の入力とデ
ィスプレイ出力との間のデータ進路を有している。この
２重プロセッサ構成は、２人のプレーヤーの同時的ゲー
ムオペレーションの為のゲームのアルー丁リズムを同時
に独立して実行することを可能にしている。

本発明の他の実施例において、電子デジタルプロセッサ
システムに接続されるキーボードおよびディスプレイ装
置を含む電子装置が示されている。

上記電子デジタルプロセッサシステムは、さらに、メモ
リと演算論理ユニットおよび同時に独立して操作可能な
２つの中央処理ユニットを有している。

加えて、上記デジタルプロセッサシステムは第１の中央
制御ユニット専用の入力ボート及び、第１の中央処理ユ
ニット専用の出力ポートと、第２の中央処理ユニット専
用の出力ポートおよび両方の中央処理ユニットに共通で
あり、いずれの中央処理ユニットによっても使用可能な
第３の出力ポートを有している。キーボードは、第１の
中央処理ユニット人力に接続され、ディスプレイ装置は
、第２の中央ｆｆ１３！！ユニツトの個別の出力ポート
に接続される。デジタルプロセッサユニットの機能的ア
ルゴリズムは、第１の中央処理ユニットの人力ボートに
接続されるキーボードから情報を受１ノとる第１の中央
処理ユニット内で実行される。機能的アルゴリズムの為
の出力情報は、両方の中央処理ユニットに共通なメモリ
内に置かれる。第２の中央処理ユニットは、ディスプレ
イを新たにするのに専用に使われる。、第１の中央処理
ユニットで作られた機能的アルゴリズム計算からの出力
情報を、ディスプレイを新たにする為、第２の中央処理
ユニットが共通メモリから受けとる。両中央処理システ
ムは、同時に独立に操作可能な型式で操作されるので、
機能的アルゴリズムからの出力情報は、デジタルブ０セ
ッナメモリ装置に出力情報が記憶されるとすぐに表示さ
れる。

本発明の他の実施例において、第１の中央処理ユニット
の出力ポートは、第１の中央処理ユニットに人力されて
いる情報を表示する為に、キーボードに接続される。第
２の中央処理ユニットの出力ポートは、前述の様に第２
の中央処理ユニット専用に接続される。この構成におい
て、第１の中央処理ユニットが、入力情報を受けとるの
で、キーボードディスプレイ装置は、第１の中央処理ユ
ニットによって最新の情報を得、第２の中央処理ユニッ
トは、前述の様にディスプレイを最新にする。

本発明の他の実施例において、デジタルプロセッサシス
テムは、３つの出力ポートを有している。

即ち、２つの中央処理ユニットからの２つの出力ポート
及び両方の中央処理ユニットに共通する、第３の出力ポ
ートである。この構成において、第１の中央処理ユニッ
トの為の第１の出力ポートは入力用キーボードに接続さ
れ、第１の中央処理ユニットによって受けとられる人力
情報を、入力キーボードに表示する。第２の中央処理ユ
ニットの為の出力ポートおよび共通出力ポートは、ディ
スプレイ装置に接続される。この構成においては、第２
の中央処理ユニットにおけるアルゴリズムが先に述べた
様にディスプレイ装置に対し情報を新たにする為に使わ
れているのに対して、第１の中央処理ユニットにお【ノ
る機能的アルゴリズムは、キーボード入力ディスプレイ
装置を最新にする為に役立っている。加えて、第１の中
央処理ユニットは、共通出力を通して情報を出力するこ
とによってディスプレイ装置に直接書きこみを行うこと
ができる。

本発明の他の実施例において、３つの出力ポートを持つ
電子デジタルプロセッサシステムが与えられている。３
つの出力ポートは、２つの中央処理ユニットのそれぞれ
の出力ポートおよび共通出力ポートであり、この３つの
出力ポートは全て、単一のディスプレイ装置に接続され
ている。更に、第１の中央処理ユニット専用の出力ポー
トは、キーボード人力に接続されている。機能的アルゴ
リズムは、第１の中央処理ユニットで実行され、加えて
、第１の中央処理ユニットは、キーボード入力ディスプ
レイを最新にて、入力情報を確認する。

第２の中央処理ユニットは、先に述べたように、ディス
プレイを新たにする為役立っている。しかしながら、こ
の構成において、第１の中央処理ユニットは、第１の中
央処理ユニット専用に設けられた出力ポート又は両方の
中央処理ユニットに共通づる出力ポートを通り、ディス
プレイ装置へ直接出力することができる。

本発明の他の実施例において、電子電話が与えられてお
り、この電子電話は、キーボードインターフェース、ｇ
声合成装置、メツセージ録＠装置、および電話ラインへ
のインターフェースを有している。電話ラインインター
フェースとメツセージ録音装置の間には、可聴周波数に
よる接続があり、オーディオ制御ラインが音声合成装置
と電話ラインインター　フェースの間をインターフェイ
スする。

音声合成装置は、入来する呼び出しの発生に基づき電話
の呼出入にメツセージを送り、入来する呼出しの発生に
基づきそのラインに答えて、使用者の特定した時間が経
過した後にラインを終了させることによって電話ライン
インターフェースを制御する。メツセージ録音装置は、
可聴周波数による接続で電話ラインインターフェースと
接続されることで入来する呼び出し人の電話メツセージ
を録音する。本実施例はさらに、それぞれの中央制御ユ
ニットの入力ボート、出力ポートおよび、両中央処理ユ
ニットによってアドレス指定される出力ポートを有する
独立で個別に操作（ＥＪ能な２つの中央処理システムを
含む電子デジタルプロセッサシステムを有している。、
キーボードは、第、１の中央処理ユニットの入力に接続
され、第１の中央処理ユニットの出力へ接続される。第
１の中央処理ユニットは、入力ボートを通して使用者に
より入力される電話番号を受けとり、第１の中央処理ユ
ニットの出力ポートを通してこの電話番号の入力を１１
１１ｍする。第２の中央の処理ユニットの入力は、電話
ラインインターフェイスに接続され、入来する電話呼び
出しの発生を受けとる。共通出力は、音声合成装置に接
続される。入来した電話呼出しの発生に基づき、第２の
中央処理ユニットは、音声合成装置を作動させ、電話ラ
インインターフェイスと接続される制御ラインによって
電話に答え、電話ラインインターフェイスに接続される
可聴周波数ラインによって予め決められたメツセージを
電話の呼び出し人に伝える。第２の中央処理ユ二ットの
出力ポートは、メツセージ録音装置を作動させる為メツ
セージ録音装置に接続され、音声合成のメツセージが完
了した後に入来した電話呼び出し人からのメツセージを
録音する。使用者の特定した時間が終わると、音声合成
制御ラインは、電話ラインインターフＬ−スの可聴周波
数ラインの接続を切る。

他の実施例において、ディスプレイ装置は、第１の中央
処理ユニットの出力に接続され、キーボードによって入
力された電話番号を表示するようにすることができる。

加えて、レパートリ−ダイアラは、共通出力ボートに接
続され、音声合成装置とメツセージ録音装置は第２の中
央処理ユニットの出力ポートに接続される。レパートリ
−ダイアラは、使用者が頻繁に使う電話番号を予め記憶
させ、キーボード入力によってレパートリ−ダイアラの
中に記憶された番号をアドレス指定することによって、
電話ラインインターフェイスに於いて上記のような番号
を作動させることを可能にしている。更に、家屋保全セ
ンサーを第２の中火処理ユニットに、その入力ボートを
介して接続し、本発明につけ加えることができる。この
ような家屋保全センサーは、火災探知器、防犯検知器お
よび遠隔制御１ニツトからの信号によって作動し得る検
知器とを含んでいる。火災検知器によって火災の発生を
知ると、消防署が呼びだされ、火災の存在と家の住所に
関する事柄が音声合成装置によって知らされる。更に防
犯検知器が作動すると、警察署に同様にして連絡される
。遠隔制ｍ装置は、医者を必要とする救急の場合に電子
電話を作動させることができる。故に、予め記憶させて
おいた医者の番号を自動的にダイアルし、音声合成装置
によって緊急メツセージを医者に知らせることが可能と
なるのである。

本発明の他の実施例において、コマンドを記憶するＲＯ
Ｍ情報を記憶するＲＡＭ、演算論理ユニット、独立して
同時に操作可能な２つの中央処理ユニット、第１の中央
処理ユニットの為の入力ボート、第２の中央処理ユニッ
トの為の入力ボート、第１の中央処理ユニットの為の出
力ポート、第２の中央処理ユニットの為の出力ポート、
第１及び第２の中央処理ユニットの両方で共用しあう出
力ポート、上記ＲＯＭからコマンドをまたＲ　Ａ　Ｍか
ら情報を受は取る制御回路、および中央処理ユニットと
上記ＲＯＭ、ＲＡＭ１演算論理ユニツト、それぞれの入
力ボート、それぞれの出力ポートおよび制御回路を接続
する複数のデータ進路とを含む電子デジタル多重処理シ
ステムが与えられている。上記制御回路は第２の中央処
理ユニットが演算論理ユニットにアクセスさせると同時
に第１の中央処理ユニットをＲＯＭにアクセスさせるこ
とによって、両方の中央処理ユニットにより命令を同時
に実行することを可能にしている。入力から出力への変
更は、制御回路で作られた特定の命令によって実行され
る。２つの専用出力ポートは、演算論理ユニットからの
情報を受けとる中央処理ユニットの部分に接続される。

本発明の他の実施例において、第２の多重プロセッサへ
の入力の１つは、ゼロ交点検知回路を有している。この
ゼロ交点検知回路は、ゼロ交点検知回路への入力電圧が
検知回路の平均直流電圧レベルと交差した時、第２の中
央処理ユニットに人力信号を与える。

本発明の他の実施例において、第１の中央処理ユニット
への入力は、調波変換器を有しており、この調波変換器
は、入力信号の周波数が中央処理ユニットの入力の周波
数の約数になる時に、第１の中央処理ユニットに信号を
送る。

本発明の他の実施例において、２つで１組の独立して同
時に操作可能なレジスタ、命令コードを記憶するＲＯＭ
、命令コードを補助的に蓄積する外部メモリへのインタ
ーフェース、情報を記憶するＲＡＭ１命令コードに応答
してコマンドを発生する制御回路からのコマンドに従い
情報に対しオペレージコンを実行するｗＡ算論理ユニッ
トとを含む電子デジタル多重プロセッサシステムが与え
られている。、２つで一組のレジスタのそれぞれのレジ
スタはＲＯＭおよび外部メモリに蓄積された命令および
ＲＡＭｋｌ、蓄積された情報の番地、加えて演算論理ユ
ニットからの計算結果を記憶する為設置されている。外
部メモリインターフェースは、内部ＲＯＭとは独立して
多重プロセッサを操作する為に使用づることができる。

本発明の他の実施例において、命令コードを記憶するＲ
ＯＭ、追加の命令コードを記憶する外部メモリにアクセ
スする外部メモリインターフェイス、情報を記憶するＲ
ＡＭ、命令コードに応答してコマンドを発生するｌ１ｉ
ｌｌ　ｔ１１回路に従い情報に対しオペレーションを実
行する演算論理回路、独立して同時に操作可能な２つで
１組のレジスタ、人力ボートおよび出力ボートを有する
電子デジタル多重プロセッサシステムが与えられている
。このシステムは、単一のＭＯ８／ＬＳ　Ｉ半導体チッ
プ上に組み込まれる。制御回路は、両方のレジスタの組
に関しコマンドを同時に独立して実行することを可能に
している。２つで１組のレジスタの組は、ＲＯＭ、外部
メモリへのインターフェイス、ＲＡＭ、演算論理回路、
および上記のようなレジスタの組の入力、出力を接続す
るデータ進路の単一の組を共用しあっている。外部メモ
リは多重プロセッサシステムの試験またはオペレーショ
ンのいずれにも使用可能である。外部メモリインターフ
ェイスは、出力ボートとなることも可能である。

実施例の詳　なｔ明第１図は２つ一組のマイクロプロセッサの配列された単
一チップ半導体集積回路を示す。チップ１は、２つ一組
のマイクロプロセッサを含んでいる。２つ一組のマイク
ロプロセッサは、ＣＰＵ（Ａ）とＣＰＵ　（Ｂ）として
示される。信号グループ２は、ＣＰＵ　（Ａ）に接続さ
れる４本の入力線から成っている。ＫＡＩは最下位ビッ
トでありＫＡ８は最上位ビットである。信号グループ３
は、ＣＰＵ（Ｂ）に接続され入力又は出力として動くＫ
ＢｌからＫＢ８の４つの入力から成る。Ｋ［３１は最下
位ビットである。ＣＰＵ　（Ｂ）からの出力信号である
ＳＢもまたここに含まれる。信号グルー７４は１６個の
個別のレジスタＲＯ−Ｒ１５である。これら個別の出力
はＣＰＵ　（Ａ）又はＣＰＵ　（Ｂ）のいずれかによっ
てセット又はリセットされる。信号グループ５はＣＰＵ
　（Ａ）の出力ラッチからコード化された８ビツトデー
タを出力する為に使用される８本の線である。信号グル
ープ２５１は両方のＣＰＵの初期化人力であるｌＮｌＴ
１およびｌＮｌＴ２という入力を含んでいる。これらの
入力は、種々の電源供給上の制約から要求されるとき、
電ツノ投入時聞を増加させる為にＴｉ源投入周期に関し
て使用される。信号グループ２５２は、チップクロック
同期回路に用いる発振器１人力０８ＣＩと発振器２人力
０８Ｇ２とを有している。信号グループ２５３はＶｄｄ
およびＶＳＳを含んでいる。Ｖｄｄは通常９ボルトにセ
ットされた供給電圧である。Ｖｓｓはチップへの参照電
圧である。

第２図はレジスタにＣＰＵ　（Ａ）およびＣＰＵ（Ｂ）
の両方の為のビット情報を持たせるようにした回路紀行
を示す。第２ａ図はこの回路の是本設計を示す。第２ｂ
図は第２ａ図の回路へ供給されるタイミングを示す。第
２Ｃ図は第２ｂ図のタイミング図に従って第２ａ図に示
された記憶素子のそれぞれの内容を示す。第２ａ図にお
ける回路は、４つのＭＯＳインバータ２５５，２５６．
２５７および２５８を有している。実行中の内容を示す
便宜の為に、これらのインバータはそれぞれ（１）、（
２）、（３）、（４）と番号をふっである。第２ａ図の
回路は、２５９．２６０と番号の付された２組の装置も
有している。装置２５９はφ２によってトリガーが与え
られ、φ２が低いとき情報は、時計の針と反対の方向へ
即ちインバータ（１）からインバータ（２）へ、インバ
ータ（３）からインバータ（４）へ流れる。同様に装置
２６０はφ３によりトリガーされ、φ３が低い時インバ
ータ（４）からの情報はインバータ（１）へ転送され、
インバータ（２）からの情報はインバータ（３）へ転送
される。この回路は“Ｗ”によってトリガーが与えられ
る装置２６１も有している。

“Ｗ”が低い時、装置は導電性を有し、データインター
ミナル（左端に示す）からの情報はインバータ（１）に
入力される。次に第２ｂ図をみると、Ｔ０、Ｗとφ２、
φ３が高い場合、第２ａ図における回路中の４つのイン
バータの内容は未知であることが理解できる。Ｔ１にお
ける入ヵＡ１は、データインターミナルに与えられ、Ｗ
が低くなるとＴ１として第２Ｃ図において示される様に
インバータ２５５へ送りこまれる。Ｔ２においてφ２が
低くなるとインバータ２５５の中でＡ１として記憶され
ているＡ１人力情報はインバータ２５６に送られＡ１と
して記憶される。「３においてφ３が低下すると、イン
バータ２５６の内容はインバータ２５７へ送られる。故
に２５６の中のＡ１は２５７の中ではＡ１となる。Ｔ４
においてデータインターミナル内に新しいλカＢ１が与
えられ、インバータ２５５へ送られてＢ１として記憶さ
れる。φ２が再び丁５で低下する時、インバータ２５５
内のＢ１はＢ１としてインバータ２５６に入り、インバ
ータ２５７の内容であるＡ１はインバータ２５８に送ら
れる。Ｔ５の終わりの時点又はφ２が高くなる時点にお
いて、ここで、下部の２つのインバータ２５５および２
５６はＣＰＵ　（Ｂ）へのピット入力を有し、上部の２
つのインバータ２５７および２５８はＣＰＬＪ　（Ａ）
への入力を有していることに注意しなくてはならない。

Ｔ６でφ３が低くなり、インバータ２５８の内容はイン
バータ２５５に送られて補充されインバータ２５６の内
容はインバータ２５７に送られて補充される。Ｔ７にお
いて、ＣＰＵ　（Ａ）レジスタへの新しい入力であるＡ
２はデータインターミナルに現われインバータ２５５へ
送り込まれる。Ｔ８において、インバータ２５５の内容
又はＡ２はインバータ２５６に送られ、ここでＡ２とし
て補充される。もし゛「７において情報がまったく入力
されないと、上部の２つのインバータ内の情報は下部の
２つのインバータへとまねされ、ｒ７において、下部の
２つのインバータ内の情報に圓しても同様にされる。故
に第２ａ図に示されるこのループはＣＰＵ　（Ａ＞並び
にＣＰＬＪ　（Ｂ）への情報の同時的な循環的記憶が可
能となっている。

第２ａ図に示される回路ではφ２が低くなるとき線２６
２において情報は出力される。

第２ａ図における回路構成の第２の実施例が第２ｄ図に
示されている。同時に、そのタイミング部用２ｅ図およ
び内容テーブル第２ｆ図が示されている。第２ｄ図に示
される回路２７３は、Ｗににつてトリガーを与えられる
装置２６３を通る情報入力、２６４，２６８，２６８，
２６９，２７０．２７１と番号を付した６つのＭＯＳイ
ンバータおよび２６５と番号を付した３つの装置と、２
６７と番号を付した３つの装置とから成り、更にデータ
出力線２７２を有している。回路２７３は３つのＣＰｔ
Ｊ　（Ａ＞　、ＣＰＵ　（Ｂ）、ＣＰＬＩ　（Ｃ）の為
のビットの蓄積が可能である。実際に蓄積される情報は
第２ａ図の回路と同様な形態で６つのインバータを回る
。ここでタイミング図の第２ｅ図および内容テーブルを
示す第２ｆ図を参照すると、ＴＯにおいて６つのインバ
ータの内容は未知である。次にＴ１においてＡ１はデー
タインターミナルに存在し、Ｗが低くなったときＡ１は
インバータ２６４に導入される。故にインバータ２６４
はＡ１を有する。Ｔ２において、φ２は低くなり、イン
バータ２６４の内容はインバータ２６６へ転送される。

故にインバータ２６６はこの時Ａ１を有す。Ｔ３におい
てφ３が低くなり、インバータ２６６の内容は、インバ
ータ２６８に転送される。故にインバータ２６６内のへ
１はインバータ２６８内に補充されＡ１としで蓄積され
る。

Ｔ４において８１がデータインターミナル内に存在し、
Ｗが低くなるとインバータ２６４へ導入される。インバ
ータ２６４はここではＢ１を有している。Ｔ５において
φ２が低くなり、インバータ２６４内の情報はインバー
タ２６６へ転送される。

即ちＢ１および２６４はＢ１および２６６へ変わる。イ
ンバータ２６８の内容Ａ１はインバータ２６９へ導入さ
れＡ１となる。Ｔ６において、φ３が再び低くなり、図
の様に情報の回転を可能にする。Ｔ７において、先に述
べたのと同様に、Ｃ１がインバータ２６４にＣ１として
導入される。

Ｔ８においてφ２が低くなり図のような情報の回転を可
能にしている。ここでφ２が高くなった時回路２７３の
内容は、ｃｐｕ　＜八）、ＣＰＵ（Ｂ）　、ＣＰＵ　（
Ｃ）への３ビツトであることに注目してほしい。データ
出力ターミナルの出力の線２７２の出力にはＡ１が与え
られる。Ｔ９において、データは図の様に回る。Ｔ１０
において、Ａ２がデータインターミナルに入力され、Ｗ
が低くなるとインバータ２７４へ導入される。２６４の
内容は、ここではＡ２である。Ｔ１１において、２６４
の内容は２６６へ導入されるので、２６４は、Ａ２を、
２６６はＡ２を有することになる。

２６８の内容Ｃ１はインバータ２６９に導入されＣ１と
なる。インバータ２７０の内容Ｂ１はインバータ２７１
に導入され、Ｂ１となる。通常の知識を持つ当業者にお
いて、追加のインバータの組およびクロツクｌ１ｊ１期
装置の組をここに示す回路につけ加え追加したＣＰＵの
為に記憶能力を増大させることができることは明らかで
あると考える。

第２ａ図に示す本回路の第３の実施例を第２ｇ図に示す
。回路ループ２７４は基本的に第２ａ図に示される回路
に含まれる素子と同様の素子を含む。しかしながら追加
の入力、出力ターミナルが与えられている。インバータ
２７６において入力はターミ±ル２７５であり、出力は
ターミナル２７７である。この配列は図のように他のイ
ンバータ２８０．２８４および２８７においても同様で
ある。回路２７４からの情報の入力および出力は、第２
ｇ図には図示されていないが第２ａ図における装＠２６
１と同様の装置によって遂行される。

第２Ｑ図における構造は、第２ｈ図に示される様な並列
構造（アーキテクチャ）にすることも可能である。この
型式の配列では、２つのＣＰＵの為の情報を１つのレジ
スタ内に並列に蓄積することが可能である。即ち、２つ
のＣＰＵの為の１つのレジスタ内に記憶されるそれぞれ
のビットごとに１つのループが与えられなくてはならな
い。通常の知識を有する当業者において、第２ｈ図に示
される回路には何種類かの異なる配列も可能である事、
即ちループ間における内部接続を変化させて、あるイン
バータから次の隣接するループ内のいずれのインバータ
への入力導入が可能となることは明らかであると考える
。

デジタル・プロセッサ番システム第１図は単一半導体集積回路チップ１内に設けられた本
発明の実施例を示す。第１図のチップ１内に設けられた
システムのブロック図は、第３ａ図及び第３ｂ図に示さ
れている。このシステムは、テキサス・インスツルメン
ツに譲渡されたニドワードＲ，コーデルおよびジョセフ
１１．レイモンドＪｒ。

による米国特許箱３，９９１，３０５号に開示されたデ
ジタルプロセッサを変形したものである。

このシステムは、ＲＯＭ　＜読出し専用メモリ）６およ
びＲＡＭ（＞ンダムアクセスメモリ）８１を中心にして
いる。この構造は使用者がそれぞれのプロセッサごとの
メモリを分割して使うことのできる融通性を与えている
。更にそれぞれのプロセッサは、ＲＯＭに記憶されるプ
ログラム手順を共用することができる。この構造におけ
る第３の長所は、メモリＲＡＭが全てのプロセッサに共
通なので、プロセッサはＲＡＭメモリによってお互いに
通信することができる点である。ＲＯＭ　６は多数のこ
の場合では１語当り８ビツトの命令語を３０７２有して
おり、システムを操作するプログラムを記憶する為に使
用されている。ＲＡＭ８１は１８Ｒに対し４ビツト′ｃ
１６１のファイル８つから成る５１２の自己リフレッシ
ュメモリヒルソフトウェアを有している。ＲＯＭ内の語
数又はＲＡＭ内のセル数はデジタルプロセッサの機能の
所望の複雑性に依存する。数字で示される入力情報は、
計算の中間および最終結果、また同様に状況情報または
フラッグ、小数点位置やその他の動作情報といっしょに
ＲＡＭ８１内に記憶される。

ＲＡＭはプロセッサシステムのワーキングレジスタとし
て機能する。しかしもしシフトレジスタ又はその類いが
この目的に使用されるとしたら分離レジスタとして組織
されるであろうが、ここではハードウェア的な意味で分
離レジスタとして組織されているわけではない。ＲＡＭ
は線８０のワードアドレス、即ちＲＡＭ’Ｙアドレスデ
コード回路７９を用いて選択されるＲＡＭ内の３２木の
アドレス線のうちの１つによって、ＲＡＭアドレスデコ
ーダ８８から線８５にちえられたアドレス信号によって
アドレス指定される。ｒ！！８０および線８５上の与え
られたワードアドレスの為に、４つの特定のビットが呼
び出され、ＲＡＭメモリ上に読み出される。情報は選択
的に４つの線８７を介しＲＡＭａｌき込み制御回路８９
からＲＡＭ８１ヘデコーダ８８を介し書きこまれる。

ＲＯＭ６はそれぞれの命令サイクルごとにＲＯＭ出力線
１１及び７０に８ビツトの命令語を発生する。それぞれ
８ビツトを含む３，０７２２から成るＲＯＭ内の２４．
５７６ビツトの位置から命令が選択される。ＲＯＭは３
つの＊（チャプター）に分配または分割される。それぞ
れの章は６４開からそれぞれ成る１６のグループまたは
ページを有している。ＲＯＭ内の特定の命令が、ＲＯＭ
のワードアドレスによって６つの１１７の内の１つに、
およびページアドレスによって４つのｌ１１１６または
１５に、さらに章アドレスによって２つのＩ！１７また
は１８上にアドレス呼び出しされる。１７におけるＲＯ
Ｍワードアドレスは、デコーダ８内に発生される。コー
ド化されたＲＯＭワードアドレスは、プログラムカウン
タ（Ａ）１９またはプログラムカウンタ（Ｂ）４０のい
ずれかに発生される。プログラムカウンタ（Ｂ）は、１
命令周期後に増加することのできる又は呼び出し又は分
岐オペレーションの為にＲＯＭ出力線１１から線２０を
介して送りこまれたアドレスを有することのできる多段
階排他的オア・フィードバックシフトレジスタである。

ＲＯＭワードアドレスデコーダ８は６つの［１１３およ
び１４上のコード化されたアドレスを線１２を通し受は
取る。２つの３段階サブルーチンレジスタ（Ａ）３３お
よび（Ｂ）５４は、それぞれ、プログラムカウンタ（Ａ
）１９および＜８）４０と協働して呼び出し又はサブル
ーチンオペレージコンの間、リターンアドレスを一時的
に記憶する為に役立っている。

呼び出し命令が開始されこの増加されたアドレスが、サ
ブルーチンオペレーションの実行が終了される時それぞ
れａ２８または４９を通しプログラムカウンタ（Ａ）１
９又は（Ｂ）４０内に写し返すことができるようにされ
た時、増加されたプログラムアドレスはそれぞれ線２７
又は４８を介しレジスタ（Ａ）３３又は（Ｂ）５４内に
記憶される。サブルーチンレジスタ（Ａ）３３および（
Ｂ）５４もそれぞれ、線６８．６９と６３．６２を介し
ＣＬＡ３４およびＣＬ［３５５からの入力を受けとる。

ＣＬＡ３４およびＣＬＢ５５は３段階のラッチであり、
これらにより、サブルーチンレジスタ（Ａ）３３および
、（Ｂ）５４を作動させサブルーチンを３段階まで実行
させる。第３Ｃ図はこれから説明されるＣＬＡ３４及び
ＣＬＢ５５とサブルーチンレジスタ（Ａ）３３及び（Ｂ
）５４との内部的接続を示している。

ライン９上のＲＯＭページアドレスはデコーダ１０の中
で発生する。デコーダ１０はページアドレスレジスタ（
Ａ）２１または（Ｂ）４２からそれぞれライン１６又は
１５上で４ビツトのコード化されたアドレスを受けとる
。これらのページアドレスレジスタ（Ａ＞及び（Ｂ）も
またこれらと協働するバッファレジスタ（Ａ＞３５及び
（Ｂ）５７を有していて分岐又は１ノブルーチン呼び出
しくＢＲＮＣＡＬ）オペレージコンに役立っている。

レジスタ２１又は４２は常にＲＯＭに関する現時点の４
ビツトページアドレスを有していて１（０Ｍページデコ
ーダ１０を直接呼びだすようにしである。バッファレジ
スタ３５および５７は多機能バッファ及び−時的記憶レ
ジスタであって、この内容は現在実行のＲＯＭページア
ドレス又はＢＲＮＣＡＬオペレージ３ン中のページアド
レスである。ページアドレスバッファレジスタ３５及び
５７は、ロードページ命令（ＬＤＰ）の間、ＲＯＭワー
ド領域から４ビツトコードで送り込まれる。これらのレ
ジスタは次に、有効な分岐又は呼び出し命令の実行に基
づきその内容をページアドレスレジスタ２１及び４２に
それぞれ送る。ページアドレスバッファレジスタ３５及
び５７は、ライン１１及び５６を介するＲＯＭ６から又
はライン３０及び５１を介するページアドレスレジスタ
２１および４２からのいずれかからそれぞれ入力を受け
とる。それらの内容はページアドレスレジスタ２１およ
び４２に、それぞれライン２９および５０を通じて導入
される。ページサブルーチンレジスタ２３及び４４はペ
ージアドレスレジスタ２１および４２と協働している。

それぞれのべ−ジサブルーチンレジスタは、実際は、３
段階のサブルーチン記憶性能を有している。ページサブ
ルーチンレジスタ２３及び４４は、ライン６８．３７と
６３．５９をそれぞれ通ってＣＬＡ３４及びＣＬＢ５５
からそれぞれ入力を受は取る。

ＣＬＡとＣＬＢは現時点のサブルーチンレベルを示して
いる。ページサブルーチンレジスタ２３及び４４の内容
はページアドレスレジスタ２１及び４２とともに呼び出
し命令が良好に実行されている間ライン２１および４３
を介しそれぞれ送りこまれる。有効な回帰命令の実行の
間、ページアドレスレジスタ２１及び４２とページバッ
ファレジスタ３５及び５７には、それぞれページサブル
ーチンレジスタ２３及び４４の内容が送りこまれる。

ページアドレス入力に加えて、ページデコーダ１０もま
たライン１７及び１８を介し、章アドレスレジスタ２６
．４７からそれぞれ重入力を受けとる。章アドレスレジ
スタ２６．４７は、それぞれライン３１．５２を介し章
バッファレジスタ３９および６１から別々にその内容を
受は取る。章バッフ？レジスタ３９及び６１は、ライン
３６゜５８をそれぞれ介してページバッファレジスタ３
５及び５７からそれぞれその内容を受けとるか又は、ラ
イン３２．５３を介してそれぞれ章アドレスレジスク２
ｅ及び４７からその内容を受は取る。

章サブルーチンレジスタ２４および４５はそれぞれ章ア
ドレスレジスタ２６及び４７と協働している。それぞれ
のサブルーチンレジスタは、実際に、３段階のサブルー
チン記憶能力を有している。サブルーチンレジスタ２４
及び４５は、またそれぞれライン６８．３８と６３．６
０を介し、それぞれＣＬＡ３４及びＣＬＢ５５から入力
を受は取っている。呼び出し命令の実行に基づき、章サ
ブルーチンレジスタ２４及び４５はそれぞれライン２５
及び４６を介し章アドレスレジスタ２６及び４７の内容
を受けとることになる。回帰命令の実行に基づき、章サ
ブルーチンレジスタ２４および４５の内容は、章アドレ
スレジスタ２６．４７及び章バッフ７レジスタ３９．６
１へ写しとられる。

ページアドレスは、プログラムカウンタ１９又は４０が
作業を進めページ内で分岐が行われている間はそのまま
の状態で残っている。他のページの呼び出し又は分岐に
は、ライン５６を介しレジスタ３５又は５７へ新しいペ
ージアドレスを送りこむ命令、即ちＬＤＰ命令、が必要
になる。

ＲＯＭ６の内容は次にライン１１．７０．７５゜を通り
命令デコーダ８２に入り、ライン７２，７３．７４を通
り転送される。命令デシーダ８２は、命令を解読し、マ
イクロプロセッサシステムの選択された要素を作動させ
る制御信号を発生する。

例示命令はニモニック９２及び９３によって示される。

数的情報及びその他の情報は、ブリヂャージ・キャリー
回路を有したビット並列加算器である二進数加算器１２
５によりシステム内で操作される。

加算器１２５への入力は“Ｐ”及び“Ｎ　Ｉｔ入力選択
装置１１９及び１２０で決定される。′Ｐ″及び“Ｎ　
１１入力選択装置はいくつかのソースから４ビット並列
入りを受は取り、これらの入力の中からどの入力をＰお
よびＮ人力線１２３，１２４の加算器に与えるかを選択
する。まず、ＲＡＭ８１からのメモリ読出し又はリコー
ル６８６は、ＰおよびＮ入力の為に選択肢のひとつを与
える。４つのレジスタ、“ＲＡＭ　　Ｙ”レジスタ（Ａ
）１４８と（Ｂ）１４９、累輝器（Ａ）１５０と（Ｂ）
１５１は、加算器出力１３０を受けとる。２つのＲＡＭ
　　Ｙ”レジスタ１４８及び１４９は、レジスタ循環装
Ｎ１４５に入力される出力線１４６及び１４７を有して
いる。このレジスタ循環装置１４５は、Ｐ入力選択装置
１１９へのライン１０７に転送される１つを２つのＲＡ
Ｍ　　Ｙ”レジスタから選択する。Ｎ選択装置１２０も
またレジスタ循環装置１５４を介し、ライン１１４から
入力ライン１１２へ循環するアキュムレータ出力１５２
及び１５３を受けとる。アキュムレータ出力１５２及び
１５３の全体はインバータ１１３を通りライン１０３を
介しＮ選択装置１４１２０により受けとられる。故にＰ
加算器人力１２３は、以下のソースの中から選択される
。即ちライン８６．１０９で接続される情報メモリ又は
ＲＡＭ８１　、うイン１４６又は１４７及び１０７を介
するＲＡＭＹレジスタ（Ａ）１４８または（Ｂ）１４９
、ライン９１．１０８で接続される定数又はキーボード
、およびＣＫＢ論理からの“ビット”情報の中から選択
される。Ｎ加算器人力１２４は以下の中から選択される
。即ちライン１１４を通りライン１５２．１５３を介し
て送りこまれる累算器（Ａ）１５０又は（Ｂ）１５１か
らの出力、ライン１０３インバータ１１３を介する累算
器出力の全体、ライン１１１で接続されるＣＫＢ出力、
およびライン１１０を介するメモリ出力の中から選択さ
れる。

ライン１３０を通ってきた加算器１２５からの出力は、
選択回路１４０を通り、ライン１４１を介しＲＡＭ　　
Ｙ（Ａ）１４８又は（Ｂ）１４９のいずれかに与えられ
、ライン１４２を介し選択装＠１４０を通り累算器（Ａ
＞１５０又は（Ｂ）１５１に与えられる。加算器１２５
、その人力選択装置１１９．１２０その信金てのオペレ
ーションは、命令デコーダ８２によって制御されている
。

その命令デコーダは、ＲＯＭ６からライン７１を介して
送られる命令ワードに応答する。

４ビツトの累算器（Ａ）１５０の出力も出力Ａレジスタ
１６２に与えられ、ライン１６１を介し出力信号を出し
、出力レジスタ（Ａ）１６２の出力はライン１６３を介
し出力プログラム可能論理アレイ１６４へ接続されてい
る。この出力プログラム可能論理アレイは、５ビツトセ
グメント標識を、８本のライン１６５上の使用者指定に
よる８つのうち一つの表示にコード化するだけである。

４ビツトの累算器（Ｂ）１５１の出力は、ライン１６０
を介し出力レジスタ（Ｂ）１５９へ与えられライン１５
６を通り出力ライン１５５に出力される。出力レジスタ
＜８）１５９の第５ビツトは、ライン１５８を通しＳＢ
パッドへ出力される状態情報である。

レジスタ７７はランダム・アクセス・レジスタであり、
ここでは全てのビットは別々に独立して相互排他的にア
ドレス指定される。レジスタ７７内のビットの１つがデ
コーダ７９からアドレス指定される時、出力配列内のデ
コーダ７９の出力によって決定された通り、その時点の
命令ワードからライン７６を通り入力されたＳ　Ｅ　Ｔ
　Ｒ又はＲ８ＴＲの命令に制御され、“１ｎ又は“０”
のいずれかがレジスタ７７のアドレスセルへ入る。

このビットは再び特にアドレス指定され、変更されるま
で決められた状態のまま残る。一方いかなる又、あらゆ
る他のビットは、いかなるオーダによってもアドレス指
定され、セット又はリセットすることができる。（１６
デジツト出力に対し）出力［１７８に２１６又は６５，
５３６のコードの組合せを与えることによってレジスタ
７７のビットのいかなる組合せもセットまたセットし直
すことができるのである。しかしながら、通常ルーチン
が使用され、これにより、ＭＳＤからＬＳＤへの降下オ
ーダにおいてレジスタ７７の１６の段階がそれぞれアド
レス措定され、走査サイクルを与えている。Ｉｉ源供給
又はハードウェアをクリアにする間、レジスタ７７の全
てのピッ！・は、無条件に０”にセットされる。

レジスタ７７と同様に、レジスタ１６２を介する他の入
力は、わざわざ変更されるまで一度入れた内容のまま残
り静止状態となる。累ｎｉｌ！’ｉ：（Ａ）１５０が操
作される間、レジスタ１６２は、ラッチされたまま出カ
バソファとして働く。

Ｙレジスタ（Ａ）１４８及び（Ｂ）１４９への情報ソー
スは以下のとおりである。即ち命令語の一部としてＲＯ
Ｍ６に記憶される４ビツト定数、ライン９０を介し入力
キーボードＡ又はＢからくる命令デコーダ８２への４ビ
ツト定数入力及びＹレジスタ（Ａ）１４８及び（Ｂ）１
４９へ転送される累算器１５０及び１５１の出力である
。

状態論理レジスタ１２６及び１２７は、ライン１２８及
び１２９を通り加算器１２５から送られたＡＬＪＭＳＧ
キャリー出力Ｃ３又は比較ＧＯＭＰ出力を試験する機能
を有し、ライン１３８．１３９に状態発生信号を発生し
、ライン７５を通して送られてくるマルチプレクサによ
って選択されてライン１６６及σ１２２に遅延状態信号
を発生する。ライン１７２を通るＢＲＮＣＡＬ入力は、
ＣＡＬＬ／ＢＲ論理回路６７に入力される。次にＣＡＬ
Ｌ／ＢＲ論理回路は信号を発生し、例えばプ［１グラム
カウンタ（Ａ）１９又は（Ｂ）４０とサブルーチンレジ
スタ（Ａ＞３３又は（ｔ３）５４の間で写しとるアドレ
スを指定する。故に、状態レジスタ１２６及び１２７は
常に、１３　ＲＮ　ＣＡ　Ｌ分岐の有効性を設定する為
に機能している。状態発生信号１２８及び１２９は、ラ
イン１３９及び１３８を通り状態ラッチ１４３及び１４
４へそれぞれ入力を与える。これらの状態ラッチは次に
ライン１６７．１６８を通って２つの出力レジスタ１６
９及び１５９にそれぞれビットを入力する。

制御回路８９はどの情報をいつライン８７を介しＲＡＭ
８１に書きこみ、記憶させるかを決定している。このＲ
ＡＭ占き込みυ」御回路８９は、ライン９６を通ってく
る累＊ｉからの人ノＪまたはライン９５を通ってくるＣ
ＫＢ論理からの入力のいずれかを受けとり、この回路は
ライン８７に出力を与えこれはＲＡＭ８１に送られる。

ＲＡＭに何を書き込むかの選択は命令語によって実行さ
れている。ＣＫＢ線９５からの定数またはキーボード情
報は、累算器を通った加算器出力とともに書きこみ制御
回路８９を通りＲＡＭに書き込まれ、さらにＣＫＢＩ！
９５は、古き込み＆ＩＪｔ１１回路８９を介しＲＡＭ内
にビットをセット及びセットし直す為に使用することが
できる。

情報が書きこまれるＲＡＭページアドレス位置は、ライ
ン９４を介し、ＲＡＭファイルアドレスレジスタ８８へ
つながり故にライン８５に達するライン１０１における
命令語によって決定される。

デコーダ内のＲＡＭ　　Ｙアドレスは当然にライン８３
を通ってくるＲＡＭ　　Ｙレジスタ（Ａ）１４８及び（
Ｂ）１４９の内容及びライン８４を通ってくるＸレジス
タ９９の内容によって選択される。

２組の４キ一ボード人力２Ｊ５よび３は、チップ１内部
のライン１０４と１５５に表わされている。

マルチプレクサ１０６は、４つの入力１０４又は１５５
のうちどちらをライン９０を介し、ＩＪ　Ｉｎ論理８２
のに入力へ入力するかを決定する。六入力に１Ａ、に２
Ａ、に４Ａ、に８Ａはライン１０５゜１１６．１１７お
よび１１８を通りマルチプレクサ１０６へ入力される。

Ｋ８Ａはうイン１１５を通り分割器９７に、ライン１１
５を通り使用者指定スイッチ１０２に入力される。分割
器９７はまた、ライン９８を介し、使用者指定スイッチ
に１ビツトを出力する。分割器９７は、分割ダウンカウ
ンタとして使用されている。Ｂ入力ＫＩＢ。

Ｋ２Ｓ、に４Ｂ、に８Ｂは、それぞれライン１３１．１
３２，１３３．１３４を通りマルチプレクサ１０６へ入
力される。Ｋ２Ｓは、ライン１３６を通り使用者指定ス
イッチによって入力される。

ライン１３６は、Ｋ２Ｓを直接入力線１３４に送るか又
は、ゼロ検知回路２９９を通し、Ｋ８Ｂパッド信号を入
力する。

いくつかのシステムは３ビツトのみの入力を必要とする
かもしれないが、４ビツト入力をここでは示した。キー
ボード入力は、ＣＫＲ論理８２、ライン９１及び加算器
１２５を通り、累算器（Ａ）１５０及び（Ｂ）１５１へ
入力されることが可能であることが理解できよう。

よびサブルーチン　び　し第３Ｃ図はプログラムカウンタ、ページアドレスレジス
タ、ページバッファレジスタ、章アドレスレジスタ、章
バッフ７レジスタ及び３段階のプログラムナブル−チン
レジスタ、ページサブルーチンレジスタ及び章すブルー
ヂンレジスタを示すものである。第３Ｃ図におけるｌ１
１ｍ造は第３ａおよび第３ｂ図に示されたＡ及びＢ、の
両方の組のレジスタに関しては、くり返えされる。

もし状態線７５が“°１″であって次の命令がライン１
６９が“１″であることによって示される分岐命令であ
る場合、ここで、１ＩＩＩ１１１回路１７９は、ライン
１７１を通してページアドレスレジスタ２１にライン２
９を通してページバッファレジスタ３５の内容を送りこ
むように命令する。ページバッファレジスタ３５には、
もし分岐が長い分岐であるならば、ＬＤＰ命令を用いて
分岐ページアドレスを送りこんでおくことができる。長
い分岐とは、ページ及び／又は、章アドレスの変更が必
要な分岐である。もし分岐に章及びページの変更がある
場合、章バッフ７レジスタ３９は、ライン１７２を介し
ＴＰＯ命令がページアドレスを導入するＬＤＰ命令に加
えて使用されロードされる。

しＤＰ命令が実行されると、４ビツトのページアドレス
がＲＯＭ６からライン１１及び５６を通り抜はページバ
ッフ７レジスタ３５に入る。章アドレスが変わる必要の
ある場合、次にＴＰＯ命令が実行され、ページバッファ
レジスタ内のアドレスのうち最下位２ビツトのアドレス
がライン３６を通り章バッフ７レジスタ３９へ送りこま
れる。実際の分岐命令が実行される時、ライン１６９は
“１“であり、もし状態回路７５が“１″であるなら、
ライン１７１が作動され、ライン２９上のページアドレ
ス及びライン３１上の章アドレスをコピーする。

呼び出しを実行する為、呼び出し線１７０、状態線７５
は両方とも°゛１″でなくてはならない。

このような状況が起こった時、ＣＬＩ　　３４−１はラ
イン６５を通し“１″にセットされ、第１のサブルーチ
ンレベルが使用中であることを表わす。

ライン１７１が“１”にセットされると、プログラムカ
ウンタ１９に存在する増加されたアドレスはライン２７
を通り第１のサブルーチンレジスタ３３−１に記憶され
る。サブルーチンアドレスは次にＲＯＭ６からライン１
１および２０を通りプログラムカウンタ１９内に入る。

もし回帰命令が実行されると、ＣＬｌ　　３４−１はラ
イン６５を介し０”にセットし直され、第１のザブルー
チンレジスタ３３−１にこの時点で蓄積される増加され
たアドレスは、ライン２８を通りプログラムカウンタ１
９内へ移動される。第１のサブルーチンレジスタがロー
ドされるとき、即ちプロセッサが第１のサブルーチンレ
ベルの命令を実行し他のサブルーチン呼出し命令に会う
とき、Ｃ１０３４−２はうイン６５を介し１”にセット
されプログラムカウンタ１９の増加されたアドレスは、
ライン２７を通り、第２のサブルーチンレジスタ３３−
２に送りこまれる。新しいサブルーチンアドレスは次に
ＲＯＭ６からライン１１及び２０を通ってプログラムカ
ウンタに送りこまれる。第３の呼び出し命令が発生する
と、Ｃ１０３４−３が同様の方法でセットされ、プログ
ラムカウンタ１９内の増加されたアドレスは、ライン２
７を介し第３のサブルーチンレジスタ３３−３内に記憶
される。第４の秤び出し命令が発生すると、分岐として
とり扱われ、３つのサブルーチンレジスタはもとのまま
維持される。

長い呼び出し、即ち現在のページアドレスからはずれた
サブルーチンを呼びだすこと、及び／又は章アドレスの
双方とも可能である。もし呼び出しが現在のページアド
レス外でもあった場合以下のシーケンスが起こる。ＬＤ
Ｐ命令の実行のもとで、章サブルーチンがまずライン１
１及び５６を通りＲＯＭ６からページバッファレジスタ
３５にロードされる。章バッフ７レジスタ３９が次に、
ＴＰＯ命令の実行においてライン３６を過りベージバッ
ファレジスタ３５からロードされる。

ＬＤＰ命令の実行のもとに、サブルーチンページがＲＯ
Ｍ６からライン１１及び５６を通りページバッファ３５
に０−ドされる。呼び出し命令の実行される時、ＣＬｌ
　３４−１は、ライン６５を通り“１″にセットされる
。ライン１７１および６９−１によって、プログラムカ
ウンタ１９内の増加アドレスはライン２７を通り第１の
サブルーチンレジスタ３３−１に蓄積される。ページア
ドレスレジスタ２１内のページアドレスは、ライン２２
を通り第１のページサブルーチンレジスタ２３−１に蓄
積され、章アドレスレジスタ２６内の章アドレスは、ラ
イン２５を通り第１の章サブルーチンレジスタ２４−１
に蓄積される。サブルーチンアドレスは、ライン１１及
び２０を通りＲＯＭ６からプログラムカウンタ１９にロ
ードされる。サブルーチンページは、ライン２９を通り
ベージバッファレジスタ３５からページアドレスレジス
タ２１にロードされる。サブルーチンの章は、ライン３
１を通り章バッファレジスタ３９１ｐら章アドレスレジ
スタ２６ヘロードされる。更に長い呼び出し命令が実行
される場合、いずれの呼び出しもＬＤＰおよびＴＰＯ命
令で実行される。

必要な場合には、Ｏ１２３４−２がセットされ第２のサ
ブルーチンレベルがロードされたことを示すようにする
ことも、また、Ｃ１０３４−３がセットされ、第３のナ
ブル−チンレベルがロードされたことを示すようにして
もよい。残るプログラムカウンタサブルーチンレジスタ
３３−２及び３３−３とページサブルーチンレジスタ２
３−２及び２３−３と章サブルーチンレジスタ２４−２
及び２４−３は前述と同様の方法でロードされる。回帰
命令が実行される時、１１１１１である最高レベルＣＬ
ラッチは、ライン６５を介し“０”にセットされる。対
応するプログラムカウンタサブルーチンレジスタ３３は
ライン２８を通りプログラムカウンタ１９にロードされ
る。対応するページサブルーチンレジスタ２３の内容が
ライン２２を通りページアドレスレジスタ２１に、さら
にライン３０を通すページバッフ７レジスタ３５にロー
ドされる。これに対応する章サブルーチンレジスタ２４
の内容がライン２５を通って章アドレスレジスタ２６に
ロードされ、ライン３２を通って章バッフ７レジスタ３
９にロードされる。それぞれの連続する回帰命令は同様
の方法で実行される。

全てのＣＬクラッチ３が“０”にセットされてしまうと
、いかなる追加の回帰命令が発生しても操作がないもの
として扱われる。

システム・タイミン第３ｄ図は、第３８及び第３ｂ図に示すマイクロプロセ
ッサシステムの為のシステム・タイミングを示している
。これらのプロセッサは、外部の発振器と同調させて操
作することもあるが、お互いにはずれた位相で操作され
る。本構造の為のタイミングは、機械サイクルごとに２
つのマイクロ命令として示すことができる。この機械サ
イクルにおいて、それぞれのマイクロ命令は、それぞれ
独特なマイクロ命令の組を発生する。φ６までの全ての
タイミング信号は、システムの回路に入力される発振器
から派生したものである。φ１は発振器のちょうど２サ
イクルの間低い値を示し、４サイクルの間高くなる。φ
２は２サイクルの間低く４サイクルの間、高くなり、ち
ょうど発振器の１サイクル分φ１とずれている。φ３は
３サイクルの間高く次の３サイクルは低い。φ４は１サ
イクル低く次の２サイクルは高い。φ５はφ４からちょ
うど発振器の１サイクル分ずれていて１サイクル低かっ
たあと、２サイクル高い。同様に、φ６はφ５からちょ
うど発振器の１サイクル分ずれていて１サイクル低く次
に２サイ、タル高い。φ１とφ２はＣＰＬＪ　（Ａ）及
びＣＰＬＪ（Ｂ）の双方の為にＲＯＭ６内のメモリから
命令を取り出すのに使用される。例えば、φ１が低い状
態である第１のサイクルの間、この期間はＣＰＵ　（Ａ
＞の最初の命令をとり出すのに使われる二同様にして、
φ２の第１の低い１１間であるこの時間は、ＣＰＵ（Ｂ
）の為の最初の命令を取り出すのに使われ、φ２が低く
なっているｆｌｌｃＰＵ　（Ａ）の命令ワードが実行さ
れている。ＣＰＵ　（Ａ）の命令の実行は、ＣＰＵ　（
Ｂ）の命令が取り出される時間と同時に行われることに
注目されよう。同様に、φ１が低くなると、ＣＰＵ　（
Ｂ）の命令が実行され同時にＣＰＵ　（Ａ）の次の命令
が取り出される。これによってプロセッサＲＯＭと演算
ユニットの両方を同時に使用でき、１）命令の実行及び
２）命令の取出しを同時に行うことができる。故に、Ｒ
ＯＭは命令の実行を持つ必要がなく、ＦＩＪ算ユニット
のような命令を実行する論理回路がＲＯＭから命令を取
り出すのを持つこともないので、プロセッサシステムを
効率的に使うことができる。

φ３は、回路を通る多重情報に使用される。通常φ３が
低い時、ＣＰＵ　（Ａ＞の入力は、回路に入力される。

同様にφ３が高い時、ＣＰＬＩ　（Ｂ）への入力は入力
線に導入される。φ４．５．６は、レシオレス回・路を
プリチャージしたり、条件的にディスチャージしたり検
査したり、更に全デュアル目的論理回路ＲＡＭ、ＡＵを
り０ツク同期させるのに使われる。演算ユニット１２５
及びＲＯＭ６は、それらの部分の説明の時に述べる。

加算器入力選択第４Ａ図に示される様に、加算器入力選択１１９及び１
２０は、加梓器の１ピツトごとにそれぞれ多重ＯＲ／Ｎ
ＡＮＤゲート２００及（／２０１から成る多重ゲート配
列１２０−１．１１９−１ｅｔｃ、の２つの組を有して
いる。ゲート２０１はどの情報入力線が作動されるかを
決定する１５Ｎ。

ＣＫＮ、ＭＴＮ、ＡＴＮ及びＮＡＴＮで参照される命令
デコーダ８２からの５つの入力を受けとる。

ＡＴＮはゲート１２ｏを作動サセ、累ｔＨ５ｉ１５０又
は１５１からの出力を入力させる。ＮＡＴＮは、累ｎ器
１５０又は１５１の全体の入力を制御する線である。Ｍ
ＴＮはＲＡＭ８１からの入力、即ちＭＥＭを１ｌｔｌｌ
する線である。ＣＫＮは、定数及びに入力輪］！１８２
から受けとった定数入力ＣＫＢを制御する線である。選
択１１１９がこれらの制御線及び多重ゲート２００への
３つの情報入力線とともに図示されている。ＭＴＰはＲ
ＡＭ８１からの入力、ＭＥＭの制御信号である。ＣＫＰ
は、定数及びに入力論理８２からの入力の制御２ａ線で
ある。

Ｙ丁ＰはＹレジスタ１４８又は１４９の入力の制御線で
ある。

加算器第４Ａ図に詳しく示されるように、二進数加算器１２５
は、４つの並列加算ステージ１２５−１゜１２５−２．
１２５−４．１２５−８の組から成っている。これらの
４つのステージは全て基本的には同一である。ＭＳＢス
テージ１２５−８を考えると、それぞれの加算ステージ
は第１の多重ゲート２０４と第２の多重ゲート２０５及
び桁上げ出力２０６から成っている。多重ゲート２０４
はφ５でクロックされる時、入力選択器１２０及び１１
９からの２つの入力１２０−８．１１９−８を受けとり
、線１３０−８に出力を発生する。これは１１９−８．
１２０−８の入力に対しＯＲと同じ機能を有するもので
ある。最初に予めライン２０６をφ５の時“Ｏ”又はＶ
ｄｄとなるようプリチャージし次に、ゲート２１１の出
力に依存して、φ５がＶｓｓになる時条件的に放ｆｆ１
ｉＪることによって、キャリー出力はライン２０６上に
作られる。

入７Ｊ１１９−８．１２０−８の両方が“１”であると
き、キャリー信号を起こす発生条件の１つが充たされる
と、ゲート２１１が出力され、φ５が高くなった後、装
置２０９が導電性を有し、ライン２０６を放電しＶｓｓ
または“１″にする。入力１１９−８．１２０−８が両
方とも１″である場合、又はそれらのいずれかが“１′
′であり且つライン２０７の「キャリーイン」が“１″
である場合、又は両人力１１９−８，１２０−８が共に
１１１　Ｎで且つライン２０７の［キャリーインＪも１
″である場合には、ライン２０６にキャリー信号が作ら
れる。この他の全ての場合において、ライン２０６はφ
５が終了した後は“０”又はｖｄｄのままになる。ライ
ン２０７上の信＠「キャリーイン」は、前のステージ１
２５−４から送られてくる。これは１つ前のステージ及
びその１つ前のステージから次々にきたものである。「
キャリ−イン１信号は、命令デコーダ８２によっても発
生される。［キャリーアウトＪ　［１２０６は、２つの
状態回路１２６又は１２７へ接続されている。

加算器１２５は、比較出力をライン２１０に発生する比
較機能を有している。加算器１２５は、状態回路１２６
．１２７へも接続されている。導電性を有する２つの装
置２１２のいずれを使ってもライン２１０は＄５′でＶ
ｄｄに充電され、次に、多重ゲート２０４の出力２１４
により作動される装置２１２のいづれを使ってもライン
２１０はφ５で条件的に放電される。１１９−８．１２
０−８にお番プる多重ゲート２０４への入力が同じでな
い場合には、ライン２１４がＶｄｄになり、このような
場合に条件的放電が起こる。ここで入力１２〇−８が全
て人力１１９−８と同じである場合、ライン２１０は°
０”になり、それ以外では“１′。

になる。

加輝ステージ１２５−１，１２５−２，１２５−４，１
２５−８からの出力は、ライン１３０であり、その１つ
がライン１３０−８であって多重ゲート２０５の出力で
ある。多重ゲート２０５は、ライン２１４から入力とラ
イン２０６上にそのビットの「キャリーイン」信号を受
けとる。多重ゲート２０５は、ライン２１４上の出力と
均等な機能を発生する。φ５の間、これらの出力１３０
はキャリー回路がプリチャージ中なので、有効ではない
。φ５が終了するまでキャリーは有効ではないので、出
力１３０は有効でない。加算器出力１３０は第５図で示
される演算ユニット選択器１４０への入力である。

第４Ｂ図は、ＣＰＬＪ　（Ａ）の為の演算論理ユニット
のタイミングを示す。ＣＰＬＪ　（Ｂ）の論理ユニット
のオペレーションは、ＣＰＵ　（Ａ）においては、φ２
が低い状態で、ＣＰＵ　（Ｂ）においては、φ１が低い
ことを除いては、ＣＰＵ　（Ａ）のオペレーションと全
く同一である。ＣＰＵ　（Ａ）の為の演算論理ユニット
のオペレーションは、φ１が高い間に開始され完了する
。マイクロ制御はφ６が低い間７０１プリチャージされ
、初期条件が設定される。これと同時に、キャリー及び
比較論理をプリチャージする時間７０２の設定にφ５が
使われる。７０６で示されるように、φ６が高く、φ２
とφ４が低くなる時、Ｃ８及びＮＥマイクロ制罪は、「
キャリーアウト」線２０６を調べてライン２１０を比較
する。φ２の低くなる時７０３において、発生されたス
テータスは状態回路及び状態ラッチＡへ接続される。こ
のオペレーションは、φ２が低い部分で時間設定される
。これと同じ時間的スロットであるφ６が高い時間にお
いて、マイクロ制御は有効となり、演算オペレーション
が始まる。次の時間的スロットは、φ５が低くなる時７
０５及びφ４が高くなる時によって規定される。φ５が
低い間、加坤器は、情報マルチプレクサから孤立して、
キャリー及び比較回路が値を決定する。これらの結果は
、作業用レジスタ又はＲＡＭ８１に占き込まれる。φ５
が低い時間７０５の間、ステータスが発生され演算のオ
ペレーションが完了する。

累算器及びＲＡＭ　　Ｙレジスタ第５図は、演算ユニット選択１４０の４つの部分及びｌ
算器１５０，１５１とＹレジスタ１４８゜１４９を示し
ている。演算ユニット選択回路が部分１４０−１．１４
０−２．１４０−４．１４０−８内に示されている。こ
の部分に含まれる実際の回路は、ここでは１４０−８に
示されていて、その他の部分１４０−１等に含まれる回
路も同様である。部分１４０−８において、ライン１３
０−８に接続する演算ユニットからの出力は、装置２１
５及び２１６によってＹレジスタ又は累算器のいずれか
に選択的に接続される。装置２１５はゲート２１８から
信号ＡＵＴＯ△を受けとる。装置２１６はゲート２１７
から信＠ＡＵＴＯＹを受けとる。両ゲート２１７及び２
１８は、φ５といっしょに命令デコーダ８２から信号Ａ
（Ｊ丁ＯＹ及びＡｔＪＴＯ八を受けとるので、ＡＵＴＯ
Ａ又はＡ　Ｕ　Ｔ　ＯＹのいずれかが−Ｖｄｄである為
にはφ５が−Ｖｓｓでなくてはならない。故に、累算器
１５０．１５１又はＹレジスタ１４８．１４９は、φ５
の間だけロードされ得る。

ＲＡＭ　　Ｙレジスタ１４８．１４９は、実際には４つ
のインバータから成る１つのループ２１９を有する１つ
の回路である。ＣＰＵ　（Ａ）への情報およびＣＰＵ　
（Ｂ）への情報はループ２１９に含まれる。装置２１６
が導通すると、加算器１２５からの情報は、レジスタ１
４８のインバータ２２１ヘライン１３０によって伝えら
れる。ＲＡ　ＭレジスタＹループ２１９のオペレーショ
ンは、第２Ａｆｆｌに示されるものと同様である。φ６
が発生し、２２２内で変換された情報はインバータ２２
２に転送される。φ４が発生すると、２２１内の情報は
変換され１４９−８のループの上部分に存在するインバ
ータ２２３内に蓄積される。実際には、１４９−８及び
１４８−８の内容は、クロック周期のタイミングに従っ
てＣＰＵ（Ａ）又はＣＰＬＩ　（Ｂ）のいずれかの内容
となる。９７４算器１５０．１５１のオペレーションは
、釦枠５１２５からの情報を受けとり第１にその情報を
インバータ２２４にロードし、φ６が発生した場合この
情報をインバータ２２５に転送する４つのインバータか
らなる１つのループ２２０が存在するという点において
同様である。ＲＡＭ　　Ｙ１４８又は１４９の出力は、
ライン２２８上のインバータ２２３から、またはライン
２２７上のインバータ２２１から受けとられる。同様に
、累算器１５０，１５１の出力は、ライン２２９Ｆのイ
ンバータ２２４から又はライン２３０上のインバータ２
３１から受は取られる。

状態回路第６図は、状態回路を示している。多重ゲート２３２は
、演算ユニット１２５からの比較線２１０、命令デコー
ダ８２からの不等（ｎｏｔ−ｅｑｕａｌ　）制御線であ
るＮＥ、加算器１２５からのキャリー出力であるライン
２０６及び命令デコーダ８２からのキャリーＩｌｌ　Ｍ
Ｕ線であるＣ８の以上４つの入力を受けとっている。比
較線がステータスに接続される場合、ＮＥは高くセット
され、故に、ライン２１０は、ライン２３９に転送され
る。キャリービットが転送されると、Ｃ８は高くなり、
ライン２０６は２３９へ転送される。状態回路１２７は
、φ１およびφ２の両方にクロック周期され、ＮＯＲゲ
ート２４０を通りライン２３９から信号を受けとる。同
様に状態回路１２６は、まずφ２によって次にφ１によ
ってクロック周期されるＮＯＲゲート２４１を通りライ
ン２３９からの入力を受けとる。上記の２つの回路１２
６．１２７からの出力はφ３によってクロック周期され
、状ｆｌｌｌｊｌｓＴとして知られる一つの出力に集ま
る。ゲート２４０及び２４１は、ともに初期化回路から
の入力を受けとる。状態ラッチ１４３および１４４は、
ゲート２３３及び２３４を通り装置２３７及び２３８を
通ってライン２３９の入力によってセットされる。ＣＰ
（Ｊ　（Ａ＞の状態ラッチがセットされと、命令線セッ
ト状ｔ１１ｓＴが高くなり、φ１が轟くなるとゲート２
３４が装置２３７を作動させライン２３９上の情報を状
態ラップ１４３に転送することが可能になる。同様に、
ＳＴ”線が高くφ２が高い時、ゲート２３３は、装置２
３８を作動させ、ライン２３９上の情報の状態ラッチ１
４４への転送を可能にする。状態ラッチ１４３は、φ２
によってリフレッシュされ、状態ラッチ１４４は、φ１
によってリフレッシュされる。

状態ラッチ１４３は、ライン２３５から出力され、状態
ラッチ１４４はライン２３６から出力される。

制御キーボー゛ビット論理命令デコーダブロック８２のＣＫＢ論理部分は、第７図
に示される。これは４つの同一の多重ゲート２４０−１
．２４０−２．２４０−４、及び２４０−８から成って
いて、これらのゲートは、ライン９１上に℃＝【］丁］
−から丁【Ｒ１までの出力を発生している。ＣＫＢ出力
９１は説明した加ｎ器入力選択器１１９及び１２０と、
ＲＡＭ＆！き込み制御８９に接続される。多ｍゲート２
４２−１から２４２−８はそれぞれ、３つの分離するゲ
ート配列２４５．２４４及び２４３を有している。これ
らはそれぞれある条件のもとに、ライン７２上にその時
与えられる命令ワードに応じてＣＫＢ出力を発生する。

ゲート配列２４３はＲＯ，Ｒ１゜Ｒ７を受けとりＡＮＤ
ゲートへ送る。Ｒ４が多用ゲート２４２−１においては
Ｒ７に取って代り、２４２−２ではＲ５が、２４２−４
ではＲ６が取って代る。このゲート配列の目的は、命令
コード０１×××××が実行される時にそれぞれＲ４゜
Ｒ５，Ｒ６，Ｒ７をＣＫＢｌからＣＫＢ８にそれぞれ置
くことである。ゲート配列２４４は、ライン４０からＲ
Ｏ，Ｒ１，Ｒ２，Ｒ３，Ｒ４を受けとり、入力キーボー
ドマルチプレクサ１０６からに８を受は取る。この配列
の目的は、命令器００００１ｘｘｘが実行される時にラ
イン９０を通つてきたキーボード入力をライン９１に出
力することである。ゲート配列２４５はＲＡＭ８１内の
ビットをセットしたりセットしなおしたりする機能を有
し、ライン７２からＲＯ，Ｒ１，Ｒ２及びＲ３を受けと
り、ＡＮＤゲートへ入力する。故に、この部分は命令語
００１１ｘｘｘｘに応答し、ゲートの残りの部分がＲ６
又はＲ６、Ｒ７又はＲ７のいずれかに応じ、その結果４
つのゲート２４２−１から２４２−８の１つのみが“１
″のＣＫＢ出力を発生する。これによってビットオペレ
ーションの為、４つのビットのうらの１つが選択される
。ＣＫＢ論理２４２のＡ−バオール機能は故に３層ＩＮ
造である。第１に命令コードにおいて、Ｒ５からＲ８ま
でのフィールドに現われる４ビツトの定数はうイン９１
に与えられる。第２に、ライン９０上のキーボード又は
外部人力がライン９１に与えられる。第３に、４木のラ
イン７２のうちの１本が、ＲＡＭ８１内の４ビツトのデ
ジットの１つをアドレス指定する為に選択される。これ
らの機能は全てライン７１．トにその時与えられる命令
ワードによって制御されている。

鉦１１旦二１第８ａ図及び第８ｂ図は、ブロック８２の命令デコーダ
（１ｎｓｔｒｕｃｔｉｏｎ　ｄｅｃｏｄｅｒ　）部分を
示し固定命令及び命令ＰＬＡの両方を含む。第８ａ図を
参照すると、ライン７３は、真及びその補数の型のＲＯ
Ｍ６からの８本のラインから成っていて命令デコーダ８
２に入力されている。これらのラインは、ライン２５０
に変換されている。２５０の中の選択されたラインの作
動は、装置２４８に従いφ６において有効である。ゲー
ト２４７のパターンはＰ型拡散ライン２５０およびそれ
らの間に挿入されたＰ型拡散うインＶｓｓ（図示せず）
に接続される円で表わされた薄い酸化物領域であって、
故にそれぞれの円においてＭＯＳトランジスタを形成し
ている。それぞれのライン２４９は、もしライン２４９
と交わるライン２５０のいずれが、その上に円又はゲー
トを有していてＶｄｄによって作動される時、“ＶＳＳ
”又は“１゛′の出力を発生する機能を有する。さもな
ければライン２４９はＴ下の期間の間はＶｄｄである。

命令バス７３（情報及びその補数）が有効で、ＰＬＡの
マクロ命令の部分において、ゲート２４７ようなゲート
の１つが作動されるような場合には、マクロ命令線２５
０の特定の１つのラインが論理ピロのままで残るか、Ｖ
ｄｄに充電され、それぞれのマクロ命令が実行される。

多くの場合、ゲート２４７のようなゲートの少くとも１
つは、作動され、これにより、大部分のマクロ命令線２
５０に放電路が与えられる。これらのラインは論理ｄｉ
　１１１を示す。マクロ線２５０のうち１木は、充電さ
れたまま残り、それぞれのマクロ命令が実行される。第
８ｂ図は、７つの命令を作る命令デコーダの他の部分を
示している。ＳＢ　ＩＴ、Ｒｅ　ＩＴ、Ｒ８ＴＲＧ、ｔ
ＲＯＭ６からのそれぞれのライン７３が作動された時及
びφ５が高い時に全て作動される。ＴＯＤＡはＴ７が＾
い時は低くなる。「が高い時、ＴＴΣＵ’１３−は低い
。ＦＴが高い時、−「て「Ｕは低い。

ＪＡＭ線７１２は出力パッド１６５から７３を通り命令
線７１に命令を入力する為のテストモードで使われる。

これによって使用者は別のメモリからの命令を実行させ
ることができる。

ＯＵＴＲＯＭ線もＲＯＭ６の内容を出力パッド１６５に
ロードするテストセードで使用される。これによって使
用者はＲＯＭ６の内容を調べることができる。

残る命令は、第９図に示される論理によって作り出され
る。ＬＤＸはφ４が高い時に発生され、第９ａ図に示さ
れる命令００１０１ｘｘｘである。

呼び出し命令は、第９ｂに示されるように、１１ｘｘｘ
ｘｘｘ命令によって発生される。禁止線−ｂシステム試
論中に、呼び出し信号が作動されることに１ｌｉｌＪ限
を与えている。第９Ｃ図は、ＴＰＣ命令を示している。

ＴＰＯ命令は、００００１０１１という１つの命令があ
り先に述べた禁止命令がない時に発生される。ＬＯＰは
第９ｄ図が示すように、０００１であって禁止命令のな
い時に作動される。第９ｅ図は、回帰信号の発生を示し
ている。

回帰信号は、回帰バーの補数であり、禁止命令がなく１
１１１０００６ａ令である時発生される。

ｍで’７ｆｌ信号は、状態線が高く、禁止線が高い１０
ｘｘｘｘｘｘ命令により第９ｆ図に示される論理によっ
て発生される。禁止線は、テストモード中で使われ、先
に述べた様にＲＯＭ６のダウンロードの間分岐したり、
サブルーチンを呼び出したり又はサブルーチンから回帰
したりすることを防ぐために使われる。

入力第３Ａ図を参照すると、ＣＰＵ（Ａ）キーボード人力１
０４及びＣＰけ（Ｂ）キーボード人力１５５は、多重プ
ロセッサへの入力情報を与えている。第１０図はＣＰＵ
　（Ａ）キーボード論理１０４の拡大図である。ＣＰＵ
　（Ａ）キーボード論理は、４つの同様の入力ブロック
１０４−１．１０４−２．１０４−４．１０４−８から
成っている。

ここでブロック１０４−１を参考してみると、ＣＰＵ　
（Ａ）キーボード入力の最下位ビットＫＡ１は、パッド
２９１−１の入力に接続され、入力信号の波形整形用の
シュミット・トリガー３０５と、ライン１１８に情報を
与える為結合された回路３０６とを含むブロック１０４
−１に入る。同様にして入力パッド２９１−２．２９１
−４．２９１−８はライン１１７，１１６．１１５にそ
れぞれ入力情報を与えている。ライン１１５はスイッチ
１０２の中に接続され、ライン１００にも情報を与えて
いる。スイッチ１０２は使用者がプログラム可能で図の
様に、使用者がパッド２９１−８から直接にきた情報を
入力すること又は、図示した様にパッド２９１−８で得
た情報をライン１００を介しデバイダに送りライン９８
を介しデバイダから送られた出力をスイッチ１０２で受
けとりデバイダを用いることのいずれかを可能とする。

ライン１０５は、このスイッチの出力であって、この入
力情報を、多重プロセッサユニットへ与えている。

ここで第１１図を参照すると、デバイダ９７が示されて
いる。デバイダへの入力は、入力パッド２９１−８で発
生し、先に述べたライン１００によって送られる。出力
デバイダは、フリップ７０ツブ２９１，２９２，２９４
，２９５．２９６から作られた簡単なデバイダ回路であ
る。このデバイダは、２による分割又は１０による分割
又は２０による分割の信号を出力９８に送っている。さ
らに初期条件を設定する間、デバイダ９７を０にセット
し直し、テストの間デバイダ９７のバイパスとなるライ
ン２８９も接続される。

次に第１２図を参照すると、ＣＰＵ　（８）キーボード
人力１５５が状態ビット出力ブロックとともに示されて
いる。ＣＰＵ　（Ｂ）キーボード入力は、第１２図に、
４つの構成ブロック１５５−１゜１５５−２，１５５−
４．１５５−８として示されている。ブロック１５５−
１．１５５−２及び１５５−４は互に類似している。ブ
ロック１５５−４は、キーボード入力パッド３０８−４
から入力信号を受けとり、その入力信号をシュミットト
リガ−回路３０９を通りライン１３３に転送する。

この多重プロセッサの特別な設計上の特徴は、ＣＰＬＪ
　（Ｂ）へのキーボード入力を、出力としても使用可能
にした点である。パッド３０８−１から３０８−８が入
力に使われるか出力に使われるかの決定は、命令ＴＤＯ
及びＩＯＣを使用するプログラム制御のちとに行われる
。ＴＤＯが入力／出力ブロック１５５−１から１５５−
８を出力モードに強制的にするので、出力情報は、パッ
ド３０８−１から３０８−８に出力される。出力状態に
おいて、ブロック１５５−１から１５５−８は、第３ａ
図が示すようにライン１５６上の情報を受けとる、第１
２図にもどってライン１５６−１゜１５６−２．１５６
−４，１５６−８は、それぞれ、ブロック１５５−１か
ら１５５−８への入力として示されている。次にブロッ
ク１５５−４を参照すると、ＣＰＵ出力レジスタ１５９
（第３ａ図参照）からのこの入力は、ライン１５６−４
を介しゲート３１０に、＆ｌＪ　ＩｌＯ線２９７−４と
共に入力される。この制ｍ＋線２９７−４は、第１３図
に示されるスイッチから始まっている。この信号は、信
号がハイである時にブロック１５５−４にスイッチを入
れ、ライン１５６−４にパッド３０８−４を通しビット
情報を出力させる。ブロック１５５−４はまた初期化信
号である入力３００−４を受けとりこのブロックの内容
をピロにする。ブロック１５５−８は、使用者にもう１
つの選択の余地を残している。この選択とは、ブロック
２９９内に含まれた原点交差検知回路のことである。使
用者は、パッド３０８−８から直接くる入力と、この原
点交差検知回路からくる入力のいずれかを選択すること
ができる。この原点交差検知機能は使用者が、５ＱＩＩ
Ｚｌ力信号をシステムタイミングの基礎とすることを可
能にする。使用者は、ブＯグラムスイッチ１３５のいず
れかを選択しバンド３０８−８からの入力と、原点交差
検知回路からの入力のいずれかを選択する。選択された
信号はいずれも次にシュミットトリガ−回路３１１を通
りライン１３４へ転送される。ブロック１５５−８内の
残る回路はブロック１５５−４で説明されたものである
。

ブロック１５７は２つの目的に使用される。通常の状態
における第１の目的は、出力レジスタ１５９からの状態
ラッチ情報を接続することである。

この情報は、ライン１５８から与えられ、ライン２９８
上でグー１〜３１２において開閉入力される。

ライン２９８は、第１３図に示すスイッチング回路から
の出力コマンドを有している。テストモードの間、ライ
ン３１６がアクティブな場合φ１がＳＢバッド３０７に
出力される。ライン３１５がアクティブで故にライン３
１６がアクティブでない場合、スデータスＳ　Ｔ　４．
ｌｔＳ　Ｂパッド３０７に出力される。テストモードの
間、ライン３１６又はライン３１５のいずれかのライン
がＣＰＬＩＢの状態情報を含むライン１５８及びテスト
中のＣＰＵ（Ａ＞　、ＣＰＵ　（Ｂ）の両方の状態を含
む代用線３１４を、移動させる。ライン３１３は初期化
線であって、初期条件を設定する間、ブロック１５７の
内容をゼロにする。

第１３図は、キーボード入力論理１５５をＣＰＵ　（Ｂ
）への出力論理に変える為に使われるスイッチを示して
いる。この回路は、ＴＤＯ命令が実行される時に、アク
ティブになるライン３２０上の入ツノ信号を受けとる。

この信号が、キーボード回路１５５を出力モードにする
ようにスイッチをかえさせる。第１３図の回路も入力３
２１を受けとっている。入力３２１は、ＩＯＣ命令が実
行される時に、アクティブになる信号である。この命令
によって、人力から出力または出力から入力への切り換
えが行われる。このスイッチの出力はライン２９７で転
送される。ライン３２３は、初期条件の設定の為に与え
られており、回路を入力モードにする。

第１４図は、第３ａ図に於るマルヂプレクス（多重）回
路１０６が示されている。前に述べたＣＰＩＪ　（Ａ）
キーボード入力回路１０４からきたライン１１８，１１
７，１１６．１０５及びＣＰＵ　（Ｒ）キーボード入力
回路１５５がらのライン１３１，１３２，１３３．１３
４を受けている。タイミング信号φ３は、φ３がロウの
時及びφ３がハイの時にＣＰＵ　（Ａ）キーボード入力
回路１０４からの人力を選択し、インバータ３１９は、
ＣＰＬＪ　（Ｂ）回路１５５からの入力を選択する。選
択されたラインは、ライン９０−１．９０−２．９０−
４．９０−８を通゛し出力される。

出力第１５図は、２つの出力レジスタ１６２及び１５９を示
している。出力レジスタ１６２は、ＣＰＵ　（Ａ）への
出力を有し、出力レジスタ１５９は、ＣＰｔＪ　（Ｂ）
への出力を有している。

ＣＰＬＪ　（Ａ）及びＣＰＵ　（Ｂ）の両方の状態ラッ
チ情報の為のバッファも含まれている。０ＰＵ（Ａ）の
為のバッフ？は１６２−１，１６２−２゜１６２−４．
１６２−８．１６２のＳで表示される５つの区域に分け
ることができる。区域１６２−１から１６２−８は６、
ＣＰＵ　（Ａ＞のモードにおいて第３ａ図におけるライ
ン１６１に相当するライン３２６を通る累算器の出力専
用である。区域１６２−８は、ＣＰＵ　（Ａ）の状態ラ
ッチ情報を転送する。区域１６２−１において！Ａ惇器
のビットはクロック周期装置３３５を通ったラインのグ
ループ３２６からの入力である。装置３３５は、ＣＰＵ
　（Ａ）でＴＤＯ命令が実行される時にアクティブとな
る。このラインは、ライン３２７が“１”である時にグ
ー１−３３６にクロック同期されて送りこまれる。ＣＰ
ＬＩ　（Ａ）が初期条件を設定され、出力バッフ７１６
２がゼロにされる時、ライン３２７がアクティブとなる
。累算器情報入力は、φ１がアクティブになると、累算
器の情報入力が装置３３７を通りクロック同期されてロ
ードされ、２本のライン１６３−１の上側のラインが出
力となる。１６２の残る４つの区域も同様な状態で動作
する。区域１６２−２はラインの対１６３−２上に第２
の累算器ラインを転送する。区域１６２−４は、第４の
累算器ラインを、ペアのライン１８３−４に転送してい
る。区域１６２−８は累算器からの第８のラインをペア
のライン１６３−８に転送している。区域１８２−８は
ＣＰＵ　（Ａ）の状態ラッチ情報をペアのライン３３４
に転送している。第１５図に示すブロック１６２の隣り
は、ＣＰＵ　（Ｂ）の出力バッファを含むブロック１５
９である。ＣＰＬＪ　（Ｂ）の出力バッフ７１５９は、
５個の区域に分けることができる。第１の区域１５９−
１は５個の区分全てに代表的なものであり、累算器から
の入力を受けとつている１区域１５９−１は、ラインの
グループ３２６の中の第１の累算器ラインから入力を受
けとっている。このラインは、ＣＰＵ　（Ｂ）でＴＤＯ
命令が実行される時に装置３３８を通って送られてくる
。この情報はさらにφ２がロウの時に装置３３９を通り
ゲート入力される。ゲート３２５＆！この累算器ライン
並びに、ＣＰＵ　（Ｂ）に初期化される時アクティブに
ムる。ライン３２８に接続されている。ゲート３２５が
アクティブでなくなると、ＣＰＵ　（８）の出力はゼロ
になる。出力バッフ７１５９の他の５個の区域における
オペレーションは同様に行われる。特に、区域１５９−
８は１５９−１における累算器情報の出力と同様な方法
でライン３３１から得たＣＰＵ　（Ｂ）の状態ラッチ情
報をライン３３３に出力する。ライン１５６−１から１
５８−８はそれぞれＣＰＬＪ　（Ｂ）キーボードブロッ
ク１５５−１から１５５−８への出力である。ライン３
３３上の状態ラッチ情報出力は、状態パッド８８１５７
に転送される。

第１６図は、出力プログラム論理配列１６４を示してい
る。出力プログラム論理配列は、３２項目セグメント装
置であって、使用者によってプログラム可能でライン３
４０におけるφ２がロウの時にライン３４１に８つの出
力を与える。ライン３４２は、ＲＯＭの内容が出力パッ
ド１６５までダウンロードされるテストモードの間、及
び出力パッド１６５をランダム論理入力に変換するラン
ダム論理テストの間、出力ＰＬＡが接続されないように
している。

第１７図は、８つのＣＰＬＩ　（Ａ）出力ボート１６５
の２つを示す。出力パッド１６５−７は、３つの入力信
号３４１−７，３４４．３４３を受けとる。３つの入力
は全てゲート３４７に接続され、ライン３４４によって
システムがテストモードになっていない場合、又は、ラ
イン３４３によってシステムが初期条件設定動作になっ
ていない場合に、ライン３４１−７上の信号が出力可能
にする。

ライン３４３が初期条件設定動作中でかつアクティブで
ある時、装置３５０を介してくる出力らゼロにする。出
力パッド１６５はテストの間特別な機能を有している。

あるテストの間、これらのパッドはＲＯＭ６をダウンロ
ードする出力ボートとして使用される。第２のテストの
あるモードにおいてパッドは、命令バスを通り命令をロ
ードするのに使用される。第２のテストの第１の部分が
実行される時、ライン３４４はアクティブになり、先に
述べたゲート３４７によって区域１６５−７にくる出力
をすべて入力できなりシ、パッド３４６からの情報をラ
イン３４９を通りライン３４８を通って装置３５１によ
って制御されてライン３４１−７へ入力することを可能
にしている。１６５における他の区域も同様にして操作
される。この第２のテストの第２の部分の間は、出力パ
ッド１６５が出力モードにもどる。

プ０　ラム力　ンタ第１８図は、第３ｂ図に示されるプログラムカウンタを
示している。プログラムカウンタ１９がＣＰＵ　（Ａ）
の為のプログラムカウンタを含み、プログラムカウンタ
４０がＣＰＵ　（Ｂ）の為のプログラムカウンタを含ん
でいる点を除くと、プログラムカウンタ１９とプログラ
ムカウンタ４０とは同一である。更に、プログラムカウ
ンタ１９におけるφ１信号は、プログラムカウンタ４０
にｊＨけるφ２である。一方、内部的構成は同じである
。

故にここではプログラムカウンタ１９のみ示され且つ説
明される。第１８図は、ザブルーチンレジスタ３３及び
そのレジスタとプログラムカウンタ１９との関係も示し
ている。サブルーチンレジスタ３３は、３つの区域３３
−１．３３−２．３３−３に分けられていることを覚え
ておかなくてはならない。区域３３−１は、サブルーチ
ンの実行される間プログラムカウンタを蓄積するＲＡＭ
セル３７６を含む。区域３３−２及び３３−３も同様な
構造である。プログラムカウンタ及びサブルーチンレジ
スタの両方は、プログラムカウンタ１９からの６ビツト
の情報を表わす６つの縦に並んだ区域に分けられている
ことに注意しなくてはならない。残りの区域も同様であ
る、為、プログラムカウンタ及びザブルーチンレジスタ
の一番左側の区域のみが示されている。プログラムカウ
ンタ１９は、通常、分岐、サブルーチン、初期条件設定
の４つの基本的モードのオペレーションを有している。

通常モードに於て、プログラムカウンタは、信号３５８
を受けとり、これによりインバータ３６９内に含まれる
情報を装置３７０によってインバータ３６８に入力可能
にする。３６８内に含まれるビット情報は次にプログラ
ムカウンタ１９への出力であるライン３５５に出力され
る。３５５上の情報は、φ１　（ＣＰＵ　（Ｂ）ではφ
２）である間にＲＯＭ　　Ｙデコーダに、また第１９図
に示されるフィードバック回路の両方に送られて次の命
令が呼びだされる。通常オペレーション下では、ＰＣＡ
ＯからＰＣＡ５で示される命令カウンタ出力は、第１９
図のフィードバック回路に送りこまれ、故に、ライン３
５９によって次の命令アドレスを与える。φ１が発生す
ると、３５９上の情報がゲート３６９にロードされ、次
のφ２のクロックが発生すると、ライン３５８がアクテ
ィブになり、装置３７０が装置３６９から３６８への情
報の通過を可能にする。これはフィードバックレジスタ
であって、通常の二進数、即ちｏｏ、ｏｉ。

１ｏ、ｉｉ等の形式ではカウントできないことを覚えて
おかなくてはならない。むしろ、これは、シフトレジス
タを通って１をシフトし、次にＯをシフトするというよ
うにシフトする疑似ランダムプログラムカウンタである
。シフトレジスタへの手順カウントは、０００．００１
，０１１．１１１等である。故に、１０グラムカウンタ
が通常オペレーションである限り、フィードバックレジ
スタは追加のビットをプログラムカウンタに与えてアド
レスを増加させる。プログラムカウンタが作動する次の
モードは分岐モードである。分岐モードが発生した場合
、ライン３５７上の信号が装置３７１をアクティブにし
、これによりＲＯＭからの命令に含まれる新しい分岐ア
ドレスがプログラムカウンタに入力され、または、さら
に詳しくはインバータ３６８に入力される。ＲＯＭから
ロードされたプログラムアドレスは、ＰＣＡ　　Ｏから
ＰＣＡ　　５までのプログラムカウンタ線に現われる。

故にφ１がアクティブである場合、ライン３５９の有す
る情報は、フィードバック回路を通って転送されること
による新しい分岐アドレスプラス１となる。この新しい
アドレスはインバータ３６９に蓄積され、通常のオペレ
ーションにおいてライン３５８が７クテイＩになること
によって新しいプログラムアドレスがインバータ３６８
に臼−ドされる。故に、分岐命令が実行されることによ
ってＲＯＭ及びその点から負接に新しいアドレスがロー
ドされ、通常のオペレーションにおいてプログラムカウ
ンタが新しいアドレスから増加を開始する。次のオペレ
ーションのモードは、プログラムカウンタが増加された
アドレスを３３の中のサブルーチンレジスタの１つに蓄
積させる呼び出し命令の実行である。叶び出しが実行さ
れる時、φ２が発生されたうイン３５７はアクティブに
なり、ＲＯＭから送られたアドレスがライン３５６とラ
イン３７５の残るラインを介し、プログラムカウンタに
ロードされることが可能になる。同時にインバータ３６
９内に存在した古いアドレスプラス１は、呼びだし命令
が実行される時に、ロウになるライン３６２によってア
クティブとなった装置３７３を通りサブルーチンレジス
タ３３−１にロードされる。これによってこのビット情
報がＲＡＭセル３７６内に蓄積される。このＲＡ　Ｍセ
ルは、テキサスインスツルメンツ社に温液された米国特
許用３．９５８，８１８号に示されるＲＡＭセルと同一
である。この米国特許は、参照としてここに示す。古い
アドレスが無効にされると同時に、増加された古いアド
レスは、ＲＡＭ内に蓄積され、新しいアドレスが晶積さ
れる。新しいサブルーチンアドレスにおける実行が続行
され、このアドレスは、通常オペレーションにおけると
同様にフィードバック回路へと送りこまれる。回帰命令
が発生し、実行される時、セル３７６内に蓄積された増
加された古いアドレスは、ライン３６１上の回帰信号に
よってアクティブとなったゲート３７２を通りインバー
タ３６９ヘロードされる。次のφ２が実行される時、ラ
イン３５８が装置３７０をアクティブにし、増加された
古いアドレスがインバータ３６８にロードされるＲＡＭ
セル３３−１．３３−２．３３−３のうちどれが占いプ
ログラムアドレスを収容するかの決定は、後述するサブ
ルーチンラッチ３４からの出力であるライン３６４，３
６５．３６６によってなされる。

この３本のラインは、サブルーチンの収容力が３段階で
可能なことを表わしている。３６４，３６５．３６６の
いずれが１であるかということがどのＲＡＭセルが増加
された古いプログラムアドレスを収容蓄積するかを決定
する。

プログラムカウンタの為の残るオペレーションモードは
、初期条件設定モードである。初期条件設定モードの間
、ライン３６３は、アクティブとなり、故に装ｆ１３７
４がインバータ３６８の内容を接地する。初期化には、
インバータ３６９の初期条件の設定に可能な時間をかけ
る必要がある。

これは、ラインＰＣＡ　　ＯからＰＣＡ　　５までのフ
ィードバック回路オペレーションによって実行され、φ
１が発生すると、次に増加された初期化アドレスがイン
バータ３６９内ヘロードされる。

ここで第１９図を参照すると、フィードバック回路は、
多重ゲート３７７．３７８．３７９及び３８０から成っ
ている。これらのゲートの機能は、プログラムカウンタ
の出力に情報を送り、前述のようにライン３５９に増加
された信号を与えることである。

サブルーチンラッチ第２０図は、ＣＰＬＩ　（Ａ）の為のザブルーチンラッ
チ回路３４を示している。ＣＰＵ　（Ｂ）のサブルーチ
ンラッチ５５も同様である。故に、ここではサブルーチ
ンラッチ３４のみに関し示し、説明する。

サブルーチンラッチ３４は、３段階の勺ブルーチンを有
している。最高位レベルのサブルーチンが占められると
は、ライン３６４，３６５，３６６のうらどれかが“Ｏ
″を出力し、その他が“１″を出力するこの回路によっ
て意味される。ＬＩれば、もしレベル１が占められると
、ライン３６４が“０”を出力し、ライン３６５，３６
６が“１”となる。もしレベル３が占められると、ライ
ン３６４，３８５が“１″となりライン３６６がＯ”と
なる。初期条件設定において、装置３８２．３８３，３
８４は、ライン３６３上の初期化信号によってアクティ
ブとなり、インバータ３８５．３８７，３８９を接地し
、サブルーチンラッチ３６４，３６５．３６６の出力が
′１″となるようにする。ライン３７９は、有効な叶び
出しが実行される時、ライン３７９はアクティブとなる
。、有効な叶び出しとは、呼び出し命令が発せられ且つ
状態線がハイである時と定義される。ライン°３７９が
アクティブとなる時、装置３９５，３９４．３９７がア
クティブとなる。同時に、“Ｏ”がインバータ３８５に
ロードされる。インバータ３８５の出力及び回路ＣＬＩ
Ａは、φ４の発生に基づき装置３９８を通り、φ２がロ
ウになる時（即ちＣＰＵ　（Ｂ）においてはφ１がロウ
となる時）ゲート３９１を通りライン３６４に至る。こ
れによってサブルーチンレジスタの第ルベルがアドレス
指定される。増加された７０グラムカウンタアドレスは
、ここでサブルーチンレジスタ３・３内に写しとられる
。ＣＬＩＡはマスター・スレイブ方式レジスタラップ回
路として周知のシフトレジスタである。インバータ３８
５の内容は、φ５の発生によってインバータ３８６に送
られる。

３８６の内容は３８５の内容の補数である。φ６が発生
すると、３８６の内容は、再びインバータ３８５に蓄積
される。他の有効な呼び出し命令が発生すると、ライン
３７９は［ｊつになり、装置３９５が再びアクティブに
なる。インバータ３８６゜３８８及び３９０の出力の全
部は“１゛とならないのでゲート３８１は°゛１″にな
る。第ルベルが占められる時、３８６の内容は“Ｏ”で
、この為、装置３９５がアクティブとなることによって
“１″がインバータ３８７内に蓄積される。この時、″
０″がインバータ３８５内に蓄積される。

故に、ＣＬ２Ａの出力は、“１”となりφ４の発生によ
って装Ｍ３９９を通り、φ２が終わり、ライン３６５が
ロウになる時、グー１〜３９２を通って転送される。第
３の有効な呼び出しの線の発生に基づき、３７９は再度
ロウとなり、装置３９７をアクデイプにする。装置３９
７は、ＩＩ　１　＋１をインバータ３８９にロードしイ
ンバータ３８７をゼロにすることによって“１”は、第
３のレベルに動き、サブルーチンレジスタ３３内の第３
のサブルーチンＲＡＭに０−ドする為ライン３６６を“
１″にする。追加の呼び出しが実行される場合、回路は
変化せずにプログラムカウンタは新しい呼び出しアドレ
スに分岐する。回帰ステートメントと遭偶する時、全て
３つのレベルが占められているこの場合において、ライ
ン３７８はハイでゲート４０１をアクティブにすること
によってインバータ３８９の内容が接地される。故にラ
イン３６６の出力は“０”となる。同様に他の回帰が実
行される時、装置４０２がアクティブとなり、インバー
タ３８７の内容をゼロにしライン３６５が°０″にもど
される。第３の回帰の実行によってライン３７８は０つ
となり、装［３９６はアクティブとなることで、インバ
ータ３８５はゼロとなる。故に３つのラッチ回路は、そ
れぞれのもとの状態にもどる。これ以上の追加の回帰は
、ノーオペレーションとして扱われる。

章ア゛レスレジスタ　び　バッフアレシス第２１図は、
第３ｂ図に示される章レジスタ２６及び章バッファレジ
スタ３９を示している。章レジスタ２６及び章バッファ
レジスタ３９はＣＰＬＪ　（Ａ）専用のものである。章
バッファレジスタ６１及び章レジスタ４７は、ＣＰＵ　
（Ｂ）専用のものであって、ＣＰＵ　（Ａ）のと同一で
ある。

ここで第２１図を参照すると、章レジスタ及び章バッフ
７レジスタが部分に分かれて示されている。章バッフ７
レジスタは、図の上部分に３９−２．３９−１として示
されている。、章バッフ７レジスタのそれぞれの区域は
、章レジスタに転送される１ビツトの情報に対応してい
る。それぞれの区域は、他の区域と同一であるので３９
−１のみについて説明する。同様に図のＦ部分には、２
つの区域２６−１．２６−２から成る章レジスタが示さ
れ、この２つの区域は同一である為、２６１のみにつき
説明する。

２６−１の中において、章レジスタ内のビット情報の実
際の蓄積は、インバータ４２５及び４２６の中に含まれ
ている。このインバータ４２５．４２６は、前述のもの
と同様のマスタースレーブラッチ回路中で操作される。

通常のオペレーションの間、φ２　（ＣＰＬＪ　（Ｂ）
ではφ１）に相当するライン４１７からの信号は、情報
をインバータ４２５からインバータ４２６へもどす。こ
れはライン４１７がロウである時にアクティブである装
ｆｆ４０９によっＴ実行すｒｔル。φ１　（ＣＰＬＩ　
（Ｂ）はφ２〉が発生すると情報はリフレッシュされて
インバータ４２５に戻り、情報は装置４２８によりイン
バータ４２６からインバータ４２５へ戻る。

章レジスタの内容の出力は、ライン４２４上で有効であ
ってインバータ４２６の内容である。同様に章レジスタ
区域２６−２に関して出力はライン４２１上でなされる
。通常オペレーションの間、インバータ４２６内の章ア
ドレスは簡単にインバータ４２５でリフレッシュされ一
定を保つ。分岐オペレーションの間、新しいアドレスが
章バッファ３９−１からロードされなくてはならない。

章バッフ？レジスタ内の情報はインバータ４３０に含ま
れている。インバータ４２９は、装Ｆｆ　４３１によっ
てφ１　（ＣＰｔＪ　（Ｂ）ではφ２）が発生される間
インバータ４３０によってリフレッシュされる。分岐オ
ペレーションの間、ライン４１６がロウとなって装置４
０８がアクティブとなると、インバータ４３０内に含ま
れたアドレスがインバータ４２６にロードされる。章バ
ッファインバータ４３０に最初に臼−ドされたアドレス
は、ベージバッファの出力であるライン４０２から始ま
っている。ＴＰＯ命令、即ちベージバッファを章バッフ
？に転送する命令が実行されることに基づき装ｆｆ１４
０４がアクティブとなる時、転送が実行されこれにより
ライン４３３がアクティブとなる。

ライン４０２からの情報は、φ１　（ＣＰＵ　（［３）
ではφ２）が再度リフレッユされる。分岐が発生すると
、インバータ４３０内の情報は、章アドレスレジスタ及
びインバータ４２６に転送される。

分岐オペレーションのもとでφ２　（ＣＰＵ　（［３）
ではφ１）である間ジイン４１５はロウになる。

故にページアドレスバッファレジスタから竜バッフ？レ
ジスタに転送された情報はまずインバータ４２９に変換
され、次にインバータ４３０に変換される。分岐命令の
実行に基づきインバータ４３０の内容は、φ２の間に装
置４０８を通り章アドレスレジスタのインバータ４２６
ヘロードされる。

長いサブルーチン呼び出しが実行される間、ＴＰＯ命令
で呼び出し命令が実行される以前にサブルーチンの章が
ロードされる。これによってサブルーチンの章が、前述
のように章バッフ？インバータ４２９及び４３０に０−
ドされる。次に呼び出し命令の実行にともないアドレス
は章アドレスレジスタインバータ４２６である。叶び出
しモードの間、この章は、ライン４２３を介し、呼び出
し命令の実行の間、アクデイプとなる装置！４１１を通
ってサブルーチンＲＡＭにＯ−ドされる。故にφ２のロ
ウである時間内に含まれたφ５である間ライン４１９は
Ｏ″となる。同時に、ライン４１６がローであることに
より装置４０８が章サブルーチンアドレスをインバータ
４３０から章アドレスレジスタインバータ４２６へ転送
可能にする。

回帰モードの間、章アドレスレジスタは、ライン４２３
によってインバータ４１２及び回帰命令が実行される結
果ライン４１８が０つとなる時にアクティブとなる装置
４１０を通り、章サブルーチンレジスタの内容がロード
される。これはφ２である間（ＣＰＵ　（Ｂ）ではφ１
）に起こる。この最初のアドレスは、章アドレスレジス
タインバータ４２５にロードされ章アドレスインバータ
４２６へまわれざる。更に章サブルーチンレジスタの内
容は、回ｇ命令の実行される問アクティブとなる装置４
０７を通って章バッフ７レジスタにロードされる。

初期条件設定の間、章バッファレジスタ３９は、ライン
４２０がアクティブとなることで“Ｏ″にセットされる
。ライン４２０は、装置４０６により、章バッファレジ
スタインバータ４２９に１″を入力させ、これにより“
Ｏ１１が章バッファレジスタインバータ４３０にロード
されることになる。

章バッファレジスタ債報は“Ｏｎとなる。同時にライン
４２０が装置４２７をアクティブにすることで章アドレ
スレジスタ゛インバータ４２６を接地し、故にライン４
２４上の出力が“０″となる。

最後に、テスト期間中、章アドレスレジスタインバータ
４２５の内容は装置４０３がアクティブとなる時にライ
ン４１３からロード可能となる。これにより、ＲＯＭの
テストの間、キーボード入力からアドレスがロードされ
る。

章サブルーチンレジスタ第２２図は第３ｂ図に示される章サブルーチンレジスタ
２４を示し、これは章サブルーチンレジスタ４５と同様
のものである。この章リブルーチンレジスタは、２つの
区域２４−１及び２４−２に分番プられる。章サブルー
チンレジスタのそれぞれの区域はさらに３段階のサブル
ーチンに分けられる。区域２４−１に関しては３段階の
区分は、２４−１−１．２４−１−２及び２４−１−３
となる。区域２４−１が２４−２と同一なのでそれぞれ
の段階は、第１の段階と同一である。故に、区［２４−
１の第１段階、即ち２４−１−１のみに関し説明する。

サブルーチンは、ＲＡＭ構造４４２を含み、眞述のＲＡ
Ｍセル構造と同様である。このＲＡＭは、ライン４２３
で前述の章アドレスレジタ４２５から入力を受けとって
いる。このＲＡＭセル、ライン３６４がロウとなる峙こ
のビットの情報のロードが可能となる。ライン３６４は
前述のようにサブルーチンラッチ３４から始まる。ＲＡ
　Ｍセルは、リサイクルされ、図のようにライン４３６
にお１）るセルへの書きこみ時間はφ５でライン４３７
におけるセルからの読出し時間はφ４であることを示し
ている。同様に２４−１−２におけるＲＡＭセルも、ラ
イン３６５が０つの時にサブルーチンラッチ回路からロ
ードされ、区域２４−１−３は、ライン３６６がロウで
ある時ロードされることができる。これらのライン３６
４．３６５．３６６のうち、１本だ番プが先に述べたサ
ブルーチン呼び出しの間に“０”となる。

ベージア゛レスレジスタ　びページバッフ７レジスタ第２３図は、第３ｂ図に示すページアドレスレジスタ２
１及びページバッフ７レジスタ３５を示している。これ
らは、ページアドレスレジスタ４２及びページバッフ７
レジスタ４７と同様である。

ページアドレスレジスタ２１は、ページアドレスレジス
タ内に含まれる４ビツトの情報を表′１Ｊ４つの区１２
１−１．２１−２．２１−３．２１−４に分けることが
可能である。それぞれの区域は、同一である為、区域２
１−１のみにつき説明する。

同様にページバッフ７レジスタ３５も４つの区域３５−
１．３５−２．３５−３．３５−４に分けることができ
る。バッフ７レジスタ３５−１及び３５−２は同一であ
る。バッフ７レジスタ３５−３及び３５−４は、最初の
２つの区域がその各々のビット情報を前述の章バッフ７
レジスタに転送する点において３５−１．３５−２と異
っている。

このわずかの違いの他は、これらの４つの区域は同一で
ある。故に３５−１のみに関し説明する。

通常のオペレーションにおいて、ライン４１７がロウと
なり、φ２　（ＣＰＵ　（Ｂ）ではφ１）がロウとなる
時、これにより装置４５２がアクティブとなる。装置４
５２はインバータ４５５及びもう１つの装置４５６に接
続されるインバータ４５４に接続される。この４つの電
子素子は、前述の様なマスタ・スレイブラッヂ回路を形
成している。

この区域に関するページアドレスレジスタの実際の内容
は、インバータ４５４内に収容され、インバータ４５４
から最新にされる。故に装置４５２がアクティブとなる
時、インバータ４５５がインバータ４５４を最新にする
。φ１の発生する間（ＣＰＵ　（Ｂ）ではφ２）装置４
５６は、インバータ４５４から情報をうけとり、インバ
ータ４５５を最新にする。ＣＰＵ　（Ａ）が通常オペレ
ーションである限り、循環リフレッシュサイクルが続行
する。長い分岐命令が適正に実行される為に、新しい分
岐ページのアドレスはベージバッファレジスタ３５内ヘ
ロードされなくてはならない。ロードページ命令は、ラ
イン４３３をロウにし、これにより装置４４５がアクテ
ィブとなりライン４６４上の情報を、ページアドレスイ
ンバータのベア４４６及び４４７へ入力させる。φ１が
ローである時（ＣＰＬＪ　（Ｂ）ではφ２）４４７に含
まれる情報は、常にインバータ４４６の内容で最新にさ
れ、インバータ４４６は、インバータ４４７の情報で最
新にされる。これによりライン４６２がアクティブにさ
れることで、装置４４９をアクティブにする。分岐アド
レスがＯ−ドされると、分岐アドレスはページバッファ
レジスタ３５に残る。

分岐コマンドが実行され、これがライン４１６及び装置
４５１をアクティブにする。次にこれによって、ページ
バッファレジスタインバータ４４７における情報が、装
置４５１を通り、ページアドレスレジスタインバータ４
５４内へロード可能となる。

呼び出しサブルーチン命令が実行される間、サブルーチ
ンページのアドレスは、長い呼び出し命令が実行される
前にページバッファレジスタ３５にロードされていなく
てはならない。これは、ＬＤＰ［！ｌちページをバッフ
ァにロードする命令によって為し遂げられる。このＬＤ
Ｐ命令は、ライン４３３をアクティブにし、故に装置４
４５がアクティブとなり、次に来るべきサブルーチンア
ドレスをライン４６４からベージバッファレジスタイン
バータ４４６にロード可能にする。新しいサブルーチン
アドレスをベージバッファレジスタインバータ４４６ヘ
ロードすることにおいて、ベージバッファレジスタイン
バータ４４７は、ページバッファレジスタインバータ４
４６から最新にされ、このサイクルは、ライン４６２上
のφ１がロウとなる時（ＣＰＵ　（Ｂ）ではφ２）、装
置４４９によってリフレッシュされる。呼び出し命令の
実行に基づき、ライン４１６はロウとなり、故に装置４
５１がアクティブとなる。故にベージバッファレジスタ
インバータ４４フ内に含まれた新しいサブルーチンアド
レスが、装置４５１を通ってページアドレスレジスタイ
ンバータ４５４へ導入される。＄２　（ＣＰＵ　（Ｂ）
ではＴ了）の中でＴ下である期間、４１９はロウになり
装置４５８がアクティブにされることによってインバー
タ４５５内に含まれるページアドレスは、ライン４６０
を通りページアドレスサブルーチンＲＭＡに口−ド可能
となる。ページアドレスレジスタのインバータ４５４ヘ
ロードされる新しいページアドレスは、後でＲＯＭ６へ
のライン４６１に出力される。回帰ステートメントの実
行に基づき、サブルーチンページＲＡＭの内容は、ライ
ン４６０を介し、ページアドレスレジスタ２１及びペー
ジバッフ７レジスタ３５にロードされて戻る。回帰命令
が実行される時、ライン４１８はロウになり、装置４５
７をアクティブにする。故にサブルーチンＲＡＭ内に含
まれるアドレスは、インバータ４５９と装ｄ４５７を通
ってページアドレスレジスタインバータ４５５に戻され
、装置４５２を通ってインバータ４５４に転送される。

ページアドレスは、ライン４１５上で回帰命令が実行さ
れる間アクティブである装ｆｆ４５０を通りベージバッ
ファレジスタインバーへ４４６へ転送される。

初期条件設定の間、ＣＰＵ　（Ａ＞ページアドレスレジ
スタの状態はｏｏｏｏとなる。ＣＰＵ　（Ａ）ベージバ
ッフ７レジスタの内容は００００となる。

ＣＰＵ　（Ｂ）ページアドレスバッファは１１１１とな
りＣＰＵ　（Ｂ）ページバッファレジスタは１１１１と
なる。

テストモードの間、ページアドレスはキーボードを介し
てロードされることが可能である。特に、テストモード
期間中でライン４３２が［ｌつであると、Ｑ＠４６５が
アクティブとなり、これによってライン４６３上に含ま
れるキーボードからの情報をページアドレスレジスタイ
ンバータ４５５に入力可能とする。故に、キーボードを
用いてページアドレスを特定することによってＲＯＭ線
を通してＲＯＭが読み出されることが可能となる。

最後に、ベージバッファレジスタ区［３５−１及び３５
−２が、前述のようにライン４１４及び４０２を介し章
バッフ７レジスタ３９ヘロードされる。

ページサブルーチンレジスタ第２４図は、第３ｂ図に示されたページナブル−チンレ
ジスタ２３を示し、ＣＰｔＪ　（Ｂ）の為のページサブ
ルーチンレジスタ４４と同様のものである。ページサブ
ルーチンレジスタは、４アドレスピツトを含む４つの区
域２３−１．２３−２．２３−３．２３−４に分けるこ
とができる。これら全ての区域は同様であるので区域２
３−１のみにつき説明する。それぞれの区域は、更に３
段階のサブルーチンレベルを有している。３つのレベル
２３−１から２３−３までは、同様であるので第１のレ
ベル２３−１のみに関し説明する。

それぞれの区域におけるそれぞれのレベルは、前に述べ
たＲＡＭと同様のＲＡＭセル４６７から基本的には形成
されている。セルへの入力及びセルからの出力は、ライ
ン４６０を通ってページアドレスレジスタ２１に送られ
る。新しいアドレスがページサブルーチンレジスタ２３
にロードされる時点で、どのセルがロードされるべきア
ドレスを有しているかの決定は、３本のライン３６９．
３６５．３６７のうち１本をアクティブにするサブルー
チンラッチ回路３４によって行われる。ラインがアクテ
ィブにされると、そのレベル内のＲＡＭセルがアクティ
ブとなり、ページアドレスレジスタからのアドレスを受
けとり、蓄積することが可能になる。同様に、このライ
ンがロウであると、ＲＡＭは同じライン４６０を通って
ページアドレスレジスタに蓄積されたアドレスをロード
することができる。例えば、サブルーチンの第ルベルが
アクティブならば、ライン３６９はロウとなる。故に、
サブルーチン呼び出しが実行され、ページアドレスレジ
スタ内のアドレスがページサブルーチンレジスタ２３に
蓄積される時、サブルーチンラッチからのライン３６９
がロウであるので、区域２３−１の為のアドレスは、ラ
イン４６０を介しＲＡＭセル４６１ヘロードされる。同
様に、回帰ステートメントが実行され、サブルーチンラ
ッチからのライン３６９がロウである時、ＲＡＭセル４
６７の内容は、ライン４６０を介しページアドレスレジ
スタ２１ヘロードして戻される。ＲＡＭセルは、φ４が
ロウになるとき読み出されφ５がロウになるとき書きこ
まれる。φ１（ＣＰＵ　（Ｂ）ではφ２）が与えられる
ことによって装置４６８はアクティブとなり、ＲＡＭビ
ット線が放電される。

みマル　プレクサー第２５図には、第３ａ図に示された書きこみマルチプレ
クサ−８９が示されている。ＲＡＭマルチプレクサ−８
９４つの別々の区域に分けることができ、それぞれの区
域は、ラインの組８７上のＲＡＭ８１への情報線を有し
ている。同様にそれぞれの区域は２つの入力、即ちライ
ン９６における累算器からの入ノＪとライン９５におけ
る定数及びキーボード論理回路からのもう１つの入力と
を受ける。それぞれの区域は、ライン４７５．４７６．
４７７．４７８の４つの制御信号のうち１つを受けとっ
ている。全ての区域は同一である為ここては区域８９−
１のみに関し説明する。

累算器１５０又は１５１の出力がメモリ内に蓄積される
時、累算器１５０又は１５１の内容は、書き込みマルチ
プレクサ−８９の区域８９−１の中のライン９６−１に
与えられる。記憶コマンドがライン４７６をアクティブ
にし、更にそれが装置４７９をアクティブにし、ライン
９６−１上に含まれる情報をライン８７−１上に出力可
能とする。同様に、定数キーボード論理の内容をメモリ
に書きこみたい時には、その内容をライン９５−１に与
え、ＣＫＢＭマイクロ命令、即ら内容をメモリヘロード
するマイクロ命令を実行させることに基づき、ライン４
７５がアクティブとなり、更にｉ！装４８４がアクティ
ブとなり、ライン９５−１の内容をライン８７−１を通
して転送可能とする。セットビットオペレーションの為
にはライン４７７及び４７８を使用する。ピッｌ−のセ
ットの為には、ライン４７７がロウで４７８がハイでな
くてはならない。次にライン４７７は装置４８２をアク
ティブにし、これにより装置がライン８７−１にＶｓｓ
又は１″を入力する。但しセルにくるＣＫＢ１情報は“
１″であり次にこの情報は“Ｏ”に変換される。この０
″が装置４８１を作動しライン８７−１から、接地への
進路を与える。更に、１ピツトのみがセットできること
に注意しなくてはならない。即ち、ＣＫＢｌは“１″で
あると、ＣＫＢ２、ＣＫＢ３、ＣＫＢ４　’“Ｏ″とな
る。ビットのリセットが実行されると、ライン４７７は
ハイになりライン４７８はローになる。

ライン４７８から装置４８５は作動され、ＣＫＢｌがラ
イン８７−１からＶｄｄまでの進路を与えることによっ
て装置４８０が作動され、ビットを１１０　ＰＩにセッ
トし口す。同様にして命令ごとに１ビツトづつセットし
直すことができる。

ＲＡＭＹデコー第２６図は、第３ａ図に示されたＲＡＭ　　Ｙデコーダ
７９を示している。ＲＡＭ　　Ｙデコーダは４つのＲΔ
ＭＹレジスタ出力８３−１．８３−２．８３−４．８３
−８を受けている。ライン８４は、Ｘレジスタから始ま
っており、ライン８３−１から８３−８は、Ｙレジスタ
１４８又は１４９から始まっている。これらのラインは
、ＲＡＭＹデコーダ７９に入力され、情報及びその補数
となり、ＲＡＭ８１に入力される。ＲＡＭ　　Ｙデコー
ダは、１６の区域７９−１から７９−１６に分けること
ができ、それぞれの区域は、ゲートコードを除いては同
一である。故に区１４７９−１のみに明し説明する。

区Ｍ　７９−１からの出力は、２本のライン８１−１及
び８０−２である。ＲＡＭ　　Ｙデコーダ７９の出力は
、ライン８０−１から８０−３２までから成っている。

入力ライン８４のぞれぞれのライン及びライン８３−１
から８３−８は真のライン及びインバータを通ってＲＡ
ＭＹデコーダ７９に接続されている。ライン８４の場合
、ライン４９０及びインバータ４８３を通る）イン４９
１から入力される。５木の主要人力線の実際的な解読（
デコード）は装置４８１及び４８２といったようなトラ
ンジスタ装置を用いである特定な組合せにおいて真のラ
イン及び補数ラインのいずれかによってＩ制御されるよ
うな位置にこれらの装置をおくことによって為される。

φ４である時ライン４９５はアクティブなロウであって
、装置４９６及び４９７は、その電荷を接地点へ送る。

しかしながら、それ以前に回路４８８及び４８９にロー
ドされたアドレスは、残る。φ５である時４８０はアク
ティブとなり、これによってＶｄｄはライン８４又は８
３−１から８３−８までのどのラインがアクティブであ
るかに従って、４８１又は４８２と同様の装置のうち選
択された装置を通過する。

装置４８７からφ６が入力される詩、回路４８８及び４
８９に含まれたアドレスはライン８０−１及び８０−２
を通ってそれぞれＲＡＭ８１へ転送される。ＲＡＭ　　
Ｙデコーダ７９−１の第１ステージの出力はうイン４９
３．４９４である。このラインはゲートロード増巾器で
ある２つの装置４８５及び４８６へ入力される。ゲート
ロード増幅器とは、ロードが励起される詩の有効な信号
だけをその出力に転送する装置である。インバータ４８
５及び４８６は、ライン４９３及び４９４からのアドレ
ス情報を回路４８８及び４８９へ転送する為に使用して
いる。回路４８９は、４８８のミラー像である。φ４お
よびφ５から成る次のデコード期間の間、回路４８８及
び４８９は、ライン４９３及び４９４によって転送され
てきた情報を保有している。

ＲＡＭ　　Ｘ回路第２７図は第３ａ図に示すＸレジスタ９９を示している
。Ｘレジスタは、第２図で前に述べたように、３つの循
環するレジスタを有している。フィン４９９がアクティ
ブとなり従って装置５１３がアクティブとなり、このラ
インが循環レジスタに入力可能となる時、Ｘレジスタは
、ライン５００から５０２までを通ってＯ−ドされる。

３つの循環レジスタの全てのオペレーションが基本的に
同一であるので、ライン８４を出力する循環レジスタの
みに圓し説明する。

レジスタ７６０は、ライン５００からその入力を受けと
っている。このライン５００は前述のように装！１１５
１３を通ってインバータ５０５へ入力されている。φ４
が発生する時、インバータ５０５の中の情報は装置５１
２を通りインバータ５０６へ転送される。φ６が発生す
ると、装ｆｆ５１０がアクティブとなり、インバータ５
０６の中の情報がさらに５０７へと転送される。この情
報の循環的転送は、前に循環レジスタに関し述べたと同
様に続く。ライン８４への出力は、インバータ５０８内
で維持される。ライン９４−１及び９４−２の為の情報
はそれぞれインバータ５１４及び５１５に維持されてい
る。ここでライン５０１．５０２におけるレジスタ回路
は、出力１９４−１．９４−２がインバータ５１４及び
５１５に接続されるという点において上記において異な
っている点に注意しなくてはならない。前述のようにラ
イン８４がＲＡＭ　　Ｙデコーダに接続されているので
ライン９４−１及び９４−２は、Ｘデコーダに接続して
いることも注意しなくてはならない。

第２８図はＸデー１−ダ８８及ｔＦＲＡＭ８１（７）１
区域を示している。Ｘデコーダは、このデコーダに入る
２本のライン９４−１．９４−２と、これらのラインに
接続されたインバータ５２０．５２１を含み、情報及び
その補数を発生し、これらからのライン出力は８５−Ｌ
　８５−２．８５−３．８５−４となる。２本から４本
にデコードするこの方法は、５２３．５２４．５２５．
５２６といったラインがＲＡＭへの選択器として働き、
貯び出すべきビット線を選択することを可能にする。

ビット線が選択される時、図で示すとおリライン５１６
．５１７．５１８．５１９上にＲＡＭは出力する。

ＡＭ第２８図に示されるＲＡＭ８１は、５２２のような電子
素子が１６個×３２個で配列されて成っている。この電
子素子はテキサスインスツルメンツに譲渡された米国特
許用３，９１９，１８１号に開示されたものである。Ｒ
ＡＭの為のタイミングはφ４、φ５およびφ６を含んで
いる。φ６の期間、ＲＡＭビット線は放電される。次の
サイクルであるφ４の期間、ＲＡＭは読み出される。φ
５のｍ間は、書き出しサイクルであって、ＲＡＭは、ラ
イン５１６−５１９から“Ｏｎが記憶させられるか“１
”が記憶させられるかによって条件的に放電される。

Ｒレジスタ第２９図はＲＡＭ８１及びＲＡＭ８１を通る入力ライン
に関するＲレジスタ７７を示している。

レジスタ７７は、１６の区域から成っている。これらの
区域は全て７７−Ｏで示される区域と同様である。故に
区域７７−０に関してのみ説明する。

レジスタは、リセット／セットバスと名づけられたライ
ン５３７から情報を受けとっている。このバスは、装Ｈ
５３４又は５３３のいずれかによってアクティブにされ
る。セットレジスタコマンドが実行される時、ライン５
２７がロウになりこれが装ｆｆ５３３をアクティブにす
るのでライン５３７を接地する。同様の形態で、リセッ
ト命令が実行される時、ライン５２８はロウになり、こ
れがＨｖ！５３４をアクティブにし、ＶｄｄがＲＳパス
ライン５３７に接続される。装置５３５は、ＲＡＭ放電
線である５３６によって放電される。ＲＡＭが放電され
ると５３６はロウになりこれが装置５３５をアクティブ
にするのでＲＳＳバス５３７を放電する。レジスタ区域
７７−０は、２木のアドレス線８０−１．８０−２を通
ってＲＳバスに入力する。ＲＡＭレジスタは、Ｙデコー
ダを用いて２木のアドレス線がどちらのレジスタでＲＳ
バス線からのビット情報を受けとるかを決定するといっ
た方法でアドレス指定される。Ｙデコード回路の性質に
従い、ライン８０−１及び８０−２は、１１ｏｎ　Ｏの
うち１つまたは０１を有することになる。ラインが１１
であれば、Ｒレジスタは、ＲＳＳパス５３７からのビッ
ト情報を選択されない。しかしながらライン８０−１及
び８０−２が１０又は０１であれば、ワイヤードＯＲゲ
ートである回路５３２は、ラッチ回路５３１に接続され
、φ５でクロック周期された、入ノＪＲＳバス５３７を
受けとっている。この構成を使用すると、７７における
レジスタ区域のうち１つのみがいつでも１度にＹデコー
ダ７９からＲＳＳパス５３７でロードされる。

ＲＡＭレジスタＩ−ノ第３０図は、ＲＯ出力バッフ？及びＲ１出カバソファを
示している。レジスタ出カバソファＲＯからＲ１３はＲ
Ｏに示されたものと同様である。

故に、８０回路のみ説明する。

Ｒ１４及びＲ１５の為のレジスタバッファは、初期化及
びテストの為に使用されるので異っており、後で説明す
る。第３０図を参照すると、バッファの為の回路は、２
つの入カフ８−０及びライン３０３．から成っている。

ライン７８−〇はＲＡＭレジスタ７７−０からの入力で
あり、ライン３０３は初期条件設定の為のラインである
。情報がライン７８−〇上を転送される時、情報は、イ
ンバータ５４８を通り装Ｈ５４９をアクティブにするこ
とで出力電圧を接地し、さらに装置５５０の作動を解き
、ざらにＶ　ｄｄｍ圧は、ライン５４７を通ってＲＯの
為の出力パッド５４°６に現われる。初期化の間、ライ
ン３０３は、アクティブとなりその結実装置５４５がア
クティブとなる。更にライン５４４及びインバータ５４
８を介し接続された入力ライン７８−〇は、ＮＡＮＤ５
４３に人力され、更に条件的にＶｄｄを通し装置５５０
をアクティブにする装置５１１へ入力される。故にライ
ン５４７は、Ｖｄｄのかわりに接地される。よってレジ
スタバス５４６には、初期条件゛０”が設定される。

第３１図は、Ｒ１４、Ｒ１５の為のレジスタバッファの
回路を示している。Ｒ１５はＲ１４と同一であるのでＲ
１４を構成する回路のみに関し説明する。

Ｒ１４にお番プる回路は、レジスタの為の入力がライン
７８−１４に接続され、インバータ５５２の中へ入り、
装置５５３をアクティブにしている点においてＲＯにお
ける回路と同様である。この動作により、装ｄ５５５は
アクティブでなくなり、ライン５４２の電位をＶｄｄに
する。故にＶｄｄはライン５４２上に現われ、レジスタ
パッド５４１“０″を出力させる。レジスタの情報が“
１″ならば、ライン７８−１４′が“１″をインバータ
５５２に接続し、更に装置５５３に１″を接続すること
によって装置５５３は、アクデイプでなくなる。よって
Ｖｄｄは、装置５５５をアクティブにし、ライン５４２
を接地することで“１″をレジスタパッド５４１に接続
する。この回路に加えて、ざらにＲ１４はパッドＲ１４
からの入力線であるライン３０２を有している。この入
力パッドは、テスト期間中に使用される′。初ＩＩ化の
期間、ライン３０３によって初期条件を設定される。ラ
イン３０３は、ライン５３８を介しゲート５３９に、接
続され情報が送られる。もし情報が“１″であるなら、
ライン５５６は“０”となり、ＮＡＮＤゲートの出力は
“１”となる。しかしながら情報が１”であってライン
３０３が１”であるなら、ＮＡＮＯゲートの出力は“０
″となり装置５５４をアクティブにする。ライン３０３
は、装置５４０をアクティブにし、これによって装置！
５５５のゲートが接地され、装置５５５はアクティブで
なくなり、ライン５４２を通ってレジスタバッド５４１
に“０”を与える。

ＲＯＭ　　Ｙ−コーグ第３２図は、第３ｂ図に示されるＲＯＭ　　Ｙデコーダ
８を示している。ＲＯＭ　　Ｙデコーダは、６本の入力
１！１２及びＲＯＭ配列６への６４本の出力線７を有し
ている。第３２図において入力線は、１２−〇から１２
−５まで番号を付されていて、ＣＰＵ　（Ａ）又はＣＰ
Ｕ　（Ｂ）のいずれかの為の多重プロセッサカウンタの
６ビツトを表している。これらのラインはそれ・ぞれ、
区域５６１と同様の区域に入力される。５６１内のライ
ン１２−０は、図の様に真のライン及び補数ラインに分
けることができる。５６１の出力は、ライン１２−５の
為のライン５７３，５７４と同様である。

ＲＯＭ　　Ｙデコーダのｔｉ能は、６つの人力を受けと
りそれらを解読しＲＯＭ配列への６４本のラインの１本
に入力することである。ライン５７３は、ゲート回路５
７０の装ｄ５６８に接続される。ライン５７４は、回路
５７０の装置５６９に接続される。ライン５７１．５７
２は、回路５７０からの出力であってそれぞれ装置５６
４，５６５を通り、キャパシタ５６２．５６６と装置５
６３．５６７を含む回路に接続される。ＲＯＭＹデコー
ダの中には６４個のキャパシタがあってこれらは５６２
と同様である。しかしながらこの図では４つだけ示しで
ある。これらの蓄電器は「ブートストラップ」キャパシ
タと名づられ、ゲートを充電しこのゲートがＹアドレス
をＲＯＭ６へ送りこむ。

φ４の間、ライン５５８はアクティブとなることによっ
てプートストラップキャパシタを充電する。

φ５の間、６４個のキ１１バシタのうち１個を除き全て
が選択的に放電される。これは、全てのアドレス１２−
０から１２−５の為の真のライン及び補数ライン５７３
及び５７４を使用して行われる。

φ４がアクティブでなく、接地される時、ライン５５９
を通るφ６がアクティブであって故に装置５６４が、キ
ャパシタ５６２からの電荷の流れを接地させることを可
能にするので、５７３のようなアクティブなラインはキ
ャパシタ５６２に装置５６８を通じ接地する通路を与え
る。しかしながら、ライン５７３がアクティブでない場
合、ライン５７４は、アクティブとなり、故に装置５６
９をアクティブとなり更に装置５６５によってキャパシ
タ５６６を放電する。故に、φ５の期間ライン５７３又
は５７４のいずれかがアクデイプであるので６４個のキ
ャパシタのうち３２個が即時に放電される。ここでは２
列のみが示されているが回路５７０は、６４の列でくり
返されている。全ての列は、５７１及び５７２のような
ラインに接続される。残る３１個のキャパシタを放電さ
せる為接地への接続は、残る５つのデコード装置の１つ
を通して与えられる。換言すれば、回路５７０内の４つ
の装置に５６８又は５６９のような装置のいずれかをど
のラインがアクティブでないかに応じて結合し、ライン
５７１又は５７２に接続される各々のキャパシタを予め
充電しておく通路を与える。充電されたままの１つのキ
ャパシタに対しその行における装置は１つとして接地へ
の接続を与えられない。当然この特定の行は、ライン１
２−０から１２−５までのアドレスによって決定される
。故にφ５が終了すると、１つだけのプートストラップ
キャパシタが充電されたまま残る。

更にφ６である時、ライン５６０はアクティブとなるこ
とで５６３のような装置の１つをアクティブにし、更に
、プートストラップキャパシタによって充電されるライ
ンをＲＯＭ配列６へ送りこむ。

故に、多重プログラムカウンタによって決定された６４
本のラインのうちの１本が選択される。

ＲＯＭページデコーダ第３３図は、第３ｂ図で示されるＲＯＭページデコーダ
３０を示している。ＲＯＭページデコーダは５９６から
６０１で示される６つの区域から成っている。区域５９
６及び５９７は同一であるか他の４つの区域５９８から
６０１とは異っている。区域５９６は、プートストラッ
プキャパシタ５９０及び５９１から構成され示されてい
る。これらのブートストラップキャパシタは、ＲＯＭ内
の装置を駆動する特別の電荷を与えている。これは図で
示ｔＲＯＭ　　ＸＯ５イン９−０及びＲＯＭ×１ライン
９−１の為に必要とされる。

区域５９６において、ライン９−　ＯＧ、を真及び補数
のラインに分けられ、真のラインは５９３であり補数ラ
インはインバータ５９２を通って接続されている。故に
真又は補数ラインのいずれかが選択されたアドレスに対
しアクティブとなる。選択されたアドレスは、φ４のラ
インがアクティブでない時にキャパシタ５９０又は５９
１のいずれかを充電する。これにより、φ４がアクティ
ブになる時、ライン６０７又は６０８への迅速な充電が
可能になる。

区域５９８から６０１は同様であるので６０１のみを図
示しである。区域６０１は、ライン９−１又はライン６
０４を介し入力ＲＯＭに接続され、更に装Ｈ６０３を通
して供給線６０５及び８０８に接続される。ライン６０
６は、再度もう１つのインバータ６０２に接続されてい
る。インバータ６０３は、駆動の目的で設置されている
。ＲＯＭＸ０からＲＯＭ　　Ｘ５までのラインは呼びだ
される命令のページ及び章アドレスを示す。

ＲＯＭ検知増巾器第３３図は、ＲＯＭ出力１ａ１１を駆動するＲＯＭ検知
増巾器７１０を部分的に示している。

第３３図は区域７１０−０から７１０−６に分かれたＲ
ＯＭ検知増巾器７１０を示している。区域７１０は第３
４ａ図にも示される。区域７１〇−〇は他の区域７１０
−１から７１０−７に比べ特殊である。図の様に区域７
１０−０におけるＲＯＭ出力は、駆動の目的で設けられ
たインバータ５８９を通り接続されている。装け５８８
及び装置５８７は、ＲＯＭからの出力を全てぜ口にする
テストを行う間に使用される。ライン１１は反転された
ＲＯＭ情報を含んでいる。φ６がロウの時、装置５８８
はＲＯＭの情報をトラップする。

装置５８７は、ランダムメモリテストが行われる時に区
域内の出力をゼロにする。ライン５９２は、ライン１１
−０をＯにする初期化の期間この出力のうち１つを接地
する。これによって、命令バスのＲφラインは“１”に
なる。通常のオペレーションの問、φ４の間に予め充電
されたＲＯＭは、φ６で読み出され、装置５８８はアク
ティブとなることで情報がＲＯＭからインバータ５８９
を通りライン１１−Ｏ上のインバータ５９０へ流れるこ
とができるようになる。

ここで第３４ａ図を参照すると、区域７１〇−７が示さ
れている。前に述べた様に区域７１〇−７は、区域７１
０−１から７１０−６と同一である。区域７１０−７に
おいて、φ６の間アクティブとなるインバータ５８１を
通り￥ｉｃ置装８２を通り更にインバータ５８４を通っ
てＲＯＭはライン１１−７に出力を与える。［２５８３
は前に述べたテスト手順の間、ＲＯＭ補数出力をゼＵに
する為に設けられている。

ＲＯＭ第３４ａ図も読み出し専用メモリ（ＲＯＭ）配列を示し
ている。ＲＯＭはφ４の間ブリチ１７−ジされφ６の間
に読み出される。充電はＶｄｄに接続されライン６１６
を介しＲＯＭへ出力を与える装置６２２が行う。φ４の
間、ライン６２０はアクティブとなるのでＲＯＭ内のビ
ットラインが装置６２１を通し充電可能となる。ＲＯＭ
内の代表的な装置は装置６１３である。ＲＯＭ内におい
て６１３のような装置を含むセルはアドレス指定される
と放電され、一方そのアドレスにおいて放電してはなら
ない場所では６１３のような＠置は設（）られない。５
８０で示すページデコーダのアドレスラインは、ＲＯＭ
６の８つの区域の１つに関して示しである。ＲＯＭの他
の７つの区域は、これと同様である。図の区域において
Ｘラインはページデコーダ１ｏによってアドレス指定す
ることができる３章を示す３つの区域５７７．５７８．
５７９に分けられる。φ５の間アドレスライン５８０に
は出力が与えられるので、アドレス装置は選択されたＲ
ＯＭセルを放電するために接地点への接続を選択的に与
える。５８０の中のラインは、前述のＸアドレスの真及
び補数ラインのペアから成っている。一番上の４本のラ
インφＸ、Ｏｘ、１ｘ及び１ｘはＲＯＭアドレスの最初
の２つの主要区域を選択し、図のいくつかのトランジス
タ装置に接続されている。あるラインがアクティブであ
る時、その他のラインはアクティブではないので、６１
４のようなある１つの装置がアクティブである時接地へ
の接続を与え、選択されたＲＯＭビットラインセルを放
電する。これらのラインＯＸ、０Ｘ１１Ｘ及び１Ｘのラ
インの２１１によってＲＯＭビットラインを放電する。

ライン２Ｘ。

２Ｘから５Ｘ、５Ｘは、特定のＲＯＭ出力線のセルをア
ドレス指定している。例えばラインＯｘがアクティブで
あればラインＯＸはアクティブでなくなり、装置６１４
．６１５はアクティブでなくなる。装置６１４はビット
線７５３及びＲＯＭビット６１３を接地する接続を与え
る。この接地接続は装置７５４を通って接地６１１まで
つながっている。

第３４ｂ図は読み出し専用メモリ（ＲＯＭ）のタイミン
グを示している。φ１がロウになることによってＣＰＵ
　（Ａ）の為のＲＯＭ命令の選択が開始される。特に、
ＲＯＭの位置に関するアドレスが選択され、間隔７１１
に示されるφ４及びφ５でＲＯＭ　　Ｘの最上位ビット
の為に駆動される。

またφ４がＯつになる時間７１３は、ビット進路及びＹ
デコード回路がプリチャージされる。同じ時間に読み出
し専用メモリの最下位ビットのＸラインへのアドレス線
が放電される。φ４が高くなると７１４、Ｙデコードロ
路中のブートストラップキャパシタがｆｉｌされ、ＲＯ
Ｍ　　Ｘの最下位ビットのアドレスラインが、７１４で
駆動される。

φ６がロウになる７１５の間、ＲＯＭ　　Ｙアドレス線
が駆動され、ＲＯＭワードがサンプルとして検知増巾器
に入力される。φ２がロウになる７１２の期間、ＣＰＵ
　（Ａ）の命令呼び出し段階（フェッチサイクル〉は終
了し、ＣＰＬＪ　（Ｂ）の命令呼び出し段階が開始され
、ＣＰＵ　（Ｂ）でφ４、φ５、φ６の手順がくり返さ
れる。

初期条件設定回路第３５図は、多重プロセッサシステムの為の初期条件設
定回路が示されている。最初に電源が与えられると、回
路６５４はアクティブになり、φ３がロウとなるときＣ
ＰＵ　（Ａ）に信号ＰＵＣΔ又は、電力供給信号を送る
。この信号は、インバータ６９３から出力され多重ゲー
ト６５３へ入力される。同様にφ３がハイである時装置
６９２がアクティブとなりＣＰＵ　（Ｂ）の電力供給信
号がインバータ６９４から多重ゲート６８６に転送され
る。多重ゲート６５５も初期条件設定Ａバッド６５０及
び初期条件設定Ｂバッド６５１がらの入力とさらにイン
バータ６９３からの入力も受けて、テストの有効な条件
をセットする為に設けられている。電源投入により、ゲ
ート６５３は、テストモードに使用されるレジスタＲ１
４とＲ１５とをゼロにする、ゲート６５５から始まるＩ
ＮｒＴＲ信号は、レジスタＲ１４及ＣＦＲ１５を交互に
出力から入力へ選択する為に使用されていて、テストモ
ードを可能にしている。多Ｉｎ−トロ５３からのｌＮｌ
ＴＲ信号は、バッドＲＯからＲ１３のレジスタに初期条
件を設定する為に用いる。電力供給手順が両ＣＰＵを初
期化し、両ＣＰＵを第３ｄ図のシステムタイミング図に
従って始動させる。電力が供給された後、１つのＣＰＵ
のみを初期化する場合、１つのＩＮＩＴパッドのみがロ
ウからハイへの処理信号を受けとる。

換言すれば、使用者がＣＰＵ（”Ａ＞を初期化したいが
ＣＰＵ　（Ｂ）は作動を続けさせたい場合、バッド６５
０を論理“１″にセットすることによりＣＰＵ　（Ａ）
は、初期化される。バッド６５１が論理“１”をうけと
ることによってＣＰＵ　（８）を初期化するときにも同
じことが行われる。一方のＣＰＵが初期化され、他方が
初期化されないか又は、Ｒ１５及びＲ１４で特定された
いくつかのテストモードの下で両ＣＰＵを初期化すると
、ゲート６５３の出力は“０”となるが両方のＣＰＵ（
Ａ）及びＣＰＵ　（Ｂ）が初期化されると、ゲート６５
５から出力され２つのレジスタＲ１４及びＲ１５からの
入力をそれぞれゲート６６９及び６６８へ入力する。装
置６８１及び６８２は、初期化信号をクロック同期して
適当な時期にＣＰＵへ入力する。装置６８１は、φ３の
間にφ４が発生した時に信号を受けとる。装置６８２は
、φ４が発生しφ３が発生する時にアクティブとなりそ
の信号をインバータ６６７を通して受けとる。ゲート６
８７及び６８３は、それぞれＣＰＵ　（Ａ）バッド６５
０及びＣＰＵ　（８）バッド６５１からの初期化信号を
受けとる、テスト期間中にゲート６８０から初期化禁止
信号の指示も受けとる。ゲート６８６の出力は、ＣＰＵ
　（Ｂ）の為の初期化信号である。ゲート６８９の出力
はＣＰＵ　（Ａ）の為の初期化信号である。

Ｒ１４及びＲ１５と関連する初期条件設定回路は多重プ
ロセッサシステムのテスト条件を設定する。３つのテス
ト、即ちＲＯＭテスト、ランダム論理入力テスト、及び
ランダム論理出力テストの３種のテストが存在する。テ
ストを特定する為、使用者は“１″又は“０”の組合せ
を入力としてＲ１４及びＲ１５に入力する。前述のよう
に初期化モードの１つが実行される間、Ｒ１４及びＲ１
５は、出力バッフ７としての通常の機能よりむしろ入力
バッファとなる。

ＲＯＭテストを開始する為、Ｒ１４には°１″が入力さ
れＲ１５には“０″が入力され、両方の初期化バッド６
５０及び６５１は、“１”を受けとらなくてはならない
。ＲＯＭテストの期間、ＲＯＭ６の内容は命令バスの中
を移動し出力バッフ７１６５によって使用者に出力する
。これを実行する為、第８ｂ図の示す命令ＰＬＡは、出
力ＲＯＭ信号を受けとる。出力ＲＯＭ信号は、ＲＯＭ情
報をＣＰＬＩ　（Ａ）出力バスに入力し、更に出力バッ
ファ１６５に移動する。ＲＯＭテストの実行期間中、禁
止信号が発生され、全ての分岐及び呼び出し命令を禁止
しなければならない。これはゲート６９６．６９５によ
って初期条件設定回路中で実行される。レジスタＲ１４
からの“１″はゲート６６９に入力され、同時にテスト
初期化信号が入力される。ゲート６６９の出力はゲート
６８４へ入力され、レジスタ１５へ入力されてＲＯＭテ
ストを規定する“Ｏｎも入力される。ゲート６８４の出
力は遂行されるべきＲＯＭテストを表わす。この出力は
初期条件設定回路が電力供給中でないことを示す信号と
ともにゲート６９５へ入力される。ゲート６９５の出力
は、更にクロック同期されるとともにゲート６９６に入
力され、禁止信号を発生する。このテストによって使用
者は、本発明の多重プロセッサシステムの中のＲＯＭに
含まれる全ての命令の段階をふむことが可能となる。

ランダム論理入力テストを実行させる為、両方のバッド
６５０及び６５１が“１″を受けとり、バッドＲ１４及
びＲ１５は“１ｎを受けとらなくてはならない。ランダ
ム論理入力テストは、外部情報源からの命令を実行する
為出力バッファバッド１６５を入力として使うことを可
能とすることでマイクロプロセッサが外部の直属システ
ムからの命令を実行できるようにしている。その外部か
らの命令は、ＲＯＭｅ内に含まれているならば通常命令
が実行される通りに実行される。バッド１５における１
″及びバッド１４における“°１′。

は、ゲート６６８及びゲート６６９それぞれを通って初
期条件設定回路に入力される。これらは更にゲート６８
５へ入力される信号を発生し、ジャム信号を発生する。

ジャム信号は〇−出力バツファ１６５を入力モードに切
換え、０出力バツフアからの命令バス７１を駆動してい
る。この信号はさらにＣＰＬＩ　（Ａ）及びＣＰＵ　（
Ｂ）の両方に状態を出力する状態出力バッド１５７の為
の回路の切り換えにも使用される。この能力は、使用者
が命令の外部的に規定された手順でマイクロプロセッサ
システムをテストすることができる点で特有である。外
部メモリの呼び出しは、多重プロセッサシステムの（φ
１からφ５までの）フェイズクロック周期と外部メモリ
システムを同期させて開始される。ＫＡＡ力１０４及び
ＫＢ人力１５５は、命令入力として使用される。ＫＡ八
万力１０４びＫＢ入力１５５は、多重入力され、同じマ
クロ命令ナイクル期間にＣＰＵ　（Ａ）入力とＣＰＵ　
（Ｂ）入力の機能を実行可能にする。当分野に関し通常
の知識を有する者であれば、このことは、ＫＡ入力１０
４及びＫＢ入力１５５回路と命令バス７１を接続するＫ
Ａ入力１０４及びに８人力１５５回路への転送ゲートを
設けることによって可能であることは明らかである。こ
れらの転送ゲートは、外部のメモリクロック及び同期入
力信号とによってｔ、ＩｌＨされ、命令バスへの入力が
ＣＰＵ　（Ａ）及びＣＰｔＪ　（Ｂ）の入力と多重入力
できるようにしている。同期入力信号と７エイズクロツ
クに加えて、外部のメモリシステムは、共働してＤＩ　
Ｉｌｌされるプロセッサカウンタとページレジスタも右
している。

初期条件設定回路からの出力テスト２は、命令バスから
ＲＯＭをとり除きＲＯＭが命令バスに移動しないように
あらゆる命令から防ぐ。使用者がＩＩ　Ｏ１１及び“１
″をパッド１４及び１５にそれぞれ入力し、ｕｌｎが２
つの初期条件設定パッド６５０．６５１に入力されると
、ランダム論理出力テストが特定される。ランダム論理
出力テストの目的は、ラインの同じ組に入力された命令
をＣＰ（Ｊが実行する一方でＣＰＵ　（Ａ）０−出力バ
ッフ７１６５による出力を可能にすることである。

これはまずランダム論理入力テストを実行し、命令をＣ
ＰＵ　（Ａ）に入力し実行させ、更に出力命令でＣＰＬ
Ｉを出力モードにし、′ａｗＩ化及びテスト回路にラン
ダム論理出力テストを実行するよう変化させることで、
出力バッフ？１６５が前にランダム論理入力テストで実
行された結果を転送可能にして実行される。Ｒ１４及び
Ｒ１５への“０″及び“１″の入力は、それぞれゲート
６６９．６６８を通り初期条件設定回路に入力される。

ゲート６６８ＴＥＳＴ２信号を有効にし、この信号によ
ってＪＡＭ信号が無効となって〇−出力バッファ１６５
が入力として使用可能となる。ランダム論理テストの実
行期間中、入力も出力も、φ６の期間は無効期間として
使用されランダム論理入力テスト及びランダム論理出力
テスト間の切り換えが可能になる。

２　−ム　　の第３６図は第１プレーヤ用キーボード８００として示さ
れる第１プレーヤー人力と、第２プレーヤー用キーボー
ド８０１として示される第２プレーヤー人力、３つのデ
ィスプレイ８０２．８０３．８０４を有する２人用ゲー
ム装置の構成が示されている。上記の入力及びディスプ
レイは全て電子デジタルプロセッサシステムマイクロプ
ロセッサチップ１に接続される。第１プレーヤー用キー
ボード８００からマイクロプロセッサユニット１への入
力は、第１図の中央処理ユニット（Ａ＞の信号グループ
に相当する信号グループ２として示されている。同様に
して中央処理ユニット（Ｂ）の入力は、第１図の中央処
理ユニット（Ｂ）入力と相当する３として示されている
。同じ信号線が第２プレーヤー用デイスプレイ８０４に
出力を与えこれはざらに前に述べたＳＢ線を含むことに
注意しなくてはならない。中央処理ユニット（△）への
出力は、信号グループ５として示され、第１プレーヤー
用デイスプレイ８０２に接続される。Ｒ出力又はレジス
タ出力は信号グループ４として示され共通ゲーム用ディ
スプレイ８０３に接続されている。この構成においてそ
れぞれの中央処理ユニットはプレーヤ用キーボード上の
ディスプレイ及び個々のプレーヤの状態をプレーヤーに
示す、個人用プレーヤディスプレイを最新にする為用い
られる。更に両中央処即ユニットはゲーム用ディスプレ
イ８０３に出力を与えている。この構成において、それ
ぞれのプレーヤが、そのプレーヤーの個人的状況と共通
ディスプレイとを見ることができるようにしである。故
に、第１プレーヤーは、第２プレーヤ用デイスプレイ８
０４を見ることはできない。両中央処理ユニットは同一
の読み出し専用メモリと、周一のランダムアクセスメモ
リとを呼びだすので、両方の中央処理ユニットは、中央
処理ユニットに分割されたＲＡＭ内に個々のプレーヤー
の情報を記憶する一方で同じ読み出し専用メモリから送
られるゲームアルゴリズムを実行することができる。こ
の構成により、２人の別のプレーヤによるゲームアルゴ
リズムを同時に且つ独立に実行することが可能である。

これらのアルゴリズムの実行が独立して行われる上、こ
れらのアルゴリズムは共通ゲームディスプレイ８０３に
出力可能である。この共通ゲームディスプレイ８０３が
、プレーヤーのゲームの状態言いかえるなら両中央処理
ユニットのアルゴリズムの状態を知らせるのである。

第３８図は２つのゲームアルゴリズムを示している。Ｃ
ＰＵ　（Ａ＞へのアルゴリズムは、第１プレーヤー用キ
ーボードを走査する命令、故に第１プレーヤキーボード
からの情報を入力する命令を有している。この実施例で
は第１プレーヤ用の入力としてキーボードが示されてい
るが、当該分野の通常の知識を有する者なら、キーボー
ド以外の他の入力の形態を用いることができることは明
らかである。第１プレーヤ用キーボードからの入力は、
メモリ内に置かれこれに続く１０ツクであるアルゴリズ
ムを実行する。このアルゴリズムを実行した結果として
出力情報が健在最新のものにされる。第３のブロックが
与えられ、このアルゴリズムの出力の表示を最新にする
。この特定の実施例においては、ＣＰｔＪ　（Ａ）内の
アルゴリズムを実行することで第１プレーヤ用デイスプ
レイのみ最新にされる。最後にタイマーが更新させられ
る。

タイマーは、任意に設けられて、プレーヤーの考える時
間を示す信号又はゲーム装置を使用しないときこれを終
了させる信号を与える。ＣＰＵ　（Ｂ）へのアルゴリズ
ムは、プレー１７が入力するキーボードの走査を含んで
いる。次に入力される情報がメモリに移され、第２プレ
ーヤのアルゴリズムが実行される。このアルゴリズムの
出力は、更にＣＰＵ　（Ａ）の構成と同様に個人用プレ
ーヤーディスプレイに与えられる。更にＣＰＵ　（１３
）は、ＣＰＵ　（Ａ）及びＣＰＵ　（Ｂ）によって送ら
れた情報を共通ゲームディスプレイに与えている。これ
はＲＡＭのＣＰＵ　（Ａ）用の部分からの情報及びＲＡ
ＭのＣＰＬＪ　（Ｂ）用部分からの情報を受（プとり、
この情報を第３ａ図のブロック７７として示されるＲレ
ジスタへのデータを、第３６図に示される信号線４によ
って共通ディスプレイ８０３に出力することによって可
能である。第３８図に示す様に、ＣＰＵ　（Ａ）のアル
ゴリズム及びＣＰＵ　（Ｂ）のアルゴリズムは連続して
同時に実行される。両方の中央処理ユニットが、第３Ｂ
図のＲＯＭ６に含まれた同一のアルゴリズムを使う一方
で、これらの２つ中央処理ユニットは、第３Ａ図のＲＡ
Ｍ８１内の各々の独立して分割された位置に情報を蓄積
している点で独立しているといえる。これらのアルゴリ
ズムを実行する時間分割は■１からＴ４の時間的スロッ
トとして第３７図に示しである。

第３７図は２人用のゲーム装置を示している。

第３６図における構成と同様、第３７図の構成はＣＰｔ
Ｊ　（Ａ）に接続する第１プレーヤー用キーボード８０
５、ＣＰＵ　（Ｂ）に接続する第２プレーヤー用キーボ
ード８０６、及び３つのゲーム用ディスプレイ８０７．
８０８．８０９を有している。

第３７図の構成における違いは、３つのディスプレイは
全てレジスタ出力から信号ライン４を過つて出力される
点である。それぞれのＣＩ）　Ｕの為の出力は、プレー
ヤ用キーボード上にとｌしな表示があるかを更新する為
のみに使用されている。この構成は、少数の個別のＬＥ
Ｄライトを用いるようなまったく簡単なディスプレイ装
置および１ｍ甲なゲームディスプレイを個々のプレーヤ
用ディスプレイに用いる時に適している。

第３７図の構成の為のソフトウェアは、第３９図のブロ
ック図で示される。第３９図は第３８間と同様である点
注意してもらい゛たい。ＣＰＵ　（Ａ）の為の第１のブ
ロックは、第１プレーＡ７用キーボードを走査して情報
を入力する為に使うソフトウェアを示す。この情報はＲ
ＡＭ内に置かれ、第２ブロツクで特定された第１プレー
ヤーのアルゴリズムを実行する。第３ブロツクは、ＲＡ
Ｍからアルゴリズム出力情報を受けとりその情報を第１
プレーヤー用デイスプレイに表示する為に使われるソフ
トウェアを示している。同様にして残るブロックはＲＡ
Ｍから情報を受けとり前に述べたレジスタ出力を通って
共通ディスプレイに情報を表示する。また同様にＣＰＵ
　（Ｂ）に関しては、第１のブロックはプレーヤーの入
力の読み出しから成り、第２のブロックは、ＲＡＭ内に
記憶される入力情報を用いてプレーヤのアルゴリズムを
実行しアルゴリズムからの情報をＲＡＭに出力すること
から成り、ＲＡＭ内に含まれる出力情報から第２プレー
ヤ用デイスプレイを最新にし、共通ディスプレイを最新
にしている。第３８図に示すソフトウェアと同様に、第
３９図におけるソフトウェアもＴ１からＴ４までのタイ
ミング表で示されるように同時に且つ独立して実行され
る。

当分野において通常の知識を有する者であれば、プレー
ヤ用出力の為の構成が第３７図に示す電子デジタルプロ
セッサシステムの能力を使って変形できることは明らか
であろう。即ち独自のＣＰＵ出力は１個、２個、３個又
はそれ以上のディスプレイがそこに含まれる複雑性に応
じて与えられる。

当然レジスタ出力に関しても同じことがいえる。

更にこの装置の特別な特徴は、複数のゲームアルゴリズ
ムを同時に且つ独立に実行する点である。

しかしながら、ゲームアルゴリズムの実行は、読み出し
専用メモリ内に含まれる適当なプログラムによって非同
時的にもまた非独立的にも行われ得る。

１ｕＵ■」１多重プロセッサシステムの応用例が第４０図に示されて
いる。特に、この応用例は、入力源１８０５からの入力
情報の読出しと、入力源表示を最新にし、情報の受けと
りを承認し、アルゴリズムを実行し、その結果を表示す
るものである。この応用例においてディスプレイ装Ｒ１
８，０６は液晶ディスプレイ装置を用いる場合、頓繁に
リフレッシュし最新にすることが必要である。第４０図
は入力装置２１８０５とディスプレイ装置１８０６との
多重プロセッサ装置１へのインターフェース１８０５を
示している。ＣＰＵ　（Ａ）は、入力情報を得る為に入
力情報を走査し、入力枝ｆ１１８０５を最新にて、入力
情報の受けとりを確認し、読み出し専用メモリＲＯＭ内
に含まれるアルゴリズムを実行し、アルゴリズムの結果
をＲＡＭ内へ蓄積するのに専ら使用される。ＣＰＵ　（
Ｂ）は、ディスプレイ装置８０６を、ＣＰＵ　（Ａ）に
よってＲＡＭに導入されたアルゴリズムの出力をもって
最新にする。ＣＰＵ　（Ｂ）は、ＣＰＵ　（Ａ）によっ
て書きこまれたＲＡＭの同じ位置を単に読み出し、この
情報を使ってＣＰＵ　（Ｂ）の出力によってディスプレ
イを最新にする。この構成内において多重プロセッサシ
ステムの為のレジスタ出力又は共通出力が利用されない
ことに注意しなくてはならない。

第４図は、ＣＰＵ　（Ａ）及びＣＰＵ　（Ｂ）の両方の
ソフトウェアの構成を示している。ＣＰＵ（Ａ）におい
て、第１ブロツク入力情報は、入力枝ａ　１８０５　ｔ
ｒ定走査情報全入力し、ＣＰＵ　（Ａ）出力レジスタに
よる入力をｍｇするソフトウェアを含んでいる。次のブ
ロックは、第２のブロック実行アルゴリズムは、入力装
置から得た情報を使って実行されるべき実際のアルゴリ
ズムを含んでいる。ＣＰＵ　（Ｂ）アルゴリズムの為の
ブロックは、出力情報を表示し、ディスプレイ１８０６
を連続的にリフレッシュするソフトウェアを簡単に示し
ている。第４０図において前に示した様に、出力情報は
ＣＰＵ　（Ｂ）によりアクセスされるＲＡＭ内に与えら
れ、この情報はディスプレイへ出力される。第４１図は
、ＣＰＵ　（Ａ）とＣＰＵ（Ｂ）のソフトウェアが同時
に実行されることを示している。マイクロプロセッサチ
ップにおけるディスプレイ装置の厳密な必要条件は、デ
ィスプレイごとに１つのｃｐｕ＠−専用に与えたこの構
成によって筒単に充たされる。

本発明の他の実施例もまた考案可能である事は当該分野
の通常の知識を有する者には明らかであろう。このよ°
うな実施例の他の２つの応用例が第４２図及び第４３Ｆ
Ａに示されている。第４２図において、ディスプレイ装
置１８０７は、ＣＰＵ（Ｂ）出力レジスタ及び共通レジ
スタ出力の両方からの入力を受けとっている。前に述べ
た様に、共通レジスタ出力即ちＲ出力は、ＣＰＵ　（Ａ
）ＣＰＵ　（Ｂ）の両方からアドレス指定可能な出力装
置である。第４２図に示される構成においてＣＰＵ　（
Ａ）は、入力装置１８０５から入力を受けとり、ＣＰＬ
Ｉ　（Ａ）出力による入力を確認し、アルゴリズムを実
行するのに専用に使用され得る。

ＣＰＬＩ　（Ａ）はＲ出力レジスタ出力を通ってディス
プレイ１８０７に出力を与えることもできる。

ＣＰＵ　（Ｂ）のソフトウェアは、出力情報をディスプ
レイ装置に与える為専用に使われ得る。

ＣＰＵ　（Ｂ）は、ＣＰＵ　（Ａ）と同様にＣＰＵ（Ｂ
）の出力又はレジスタ出力のいずれかを通って出力され
る。

第４３図においてディスプレイ装置１８０８は、ＣＰＵ
（Ａ）及びＣＰＵ　（Ｂ）の両方とレジスタ出力又はＲ
出力にも接続されている。更にＣＰＵ（Ａ）出力は前の
通り入力装置１８０５に接続される。この構成において
、ＣＰＵ　（Ａ）ソフトウェアは、入力装置を走査して
情報を入力し、ＣＰＵ　（Ａ）出力を通る入力情報を確
認しＣＰＵ（Ａ）出力を通るか又はＲ出力のいずれかを
通ってディスプレイに情報を与えることを可能にしてい
る６ＣＰＵ　（Ｂ）ソフトウェアは、ディスプレイ専用
に使われ、ＣＰＬＩ　（８）の出力又はＲ出力インター
フェースを通し情報を与えている。これら３つの構成に
おける相違は、情報をディスプレイに出力する為のＣＰ
ＬＪ　（Ａ）内のソフトウェアの量である点に注意する
。これによってリフレッシュを厳重に必要とするディス
プレイ装置が、１つのＣＰＵをもう１つのＣＰＵからの
ディスプレイの為の計算的援助の為に専用に設けられて
いる本発明の多重マイクロプロセッサシステムに簡単に
インターフェースする。第４２及び４３図に示されるデ
ィスプレイ１８０７は両方とも、Ｈｕｇｈｅｓ社のＨＬ
ＣＤＯ５３８及びＨＣＬＤＯ５３９といった液晶ディス
プレイを駆動する回路装置に接続されるドツトマトリク
ス液晶ディスプレイを用いることができる。これらの装
置にインターフェースする為、ライン４上のＲ出力は、
情報の出力に使用されライン３及び５のＣＰＵ出力は制
御信号の出力に使用される。

電子電話の構成多重プロセッサシステムを用いた構成が第４４図に示さ
れている。この応用例は電子電話である。

多重プロセッサシステム１は、２と記号のついたＣＰＵ
（Ａ）入力チャンネルを通ってキーボード装置２８０６
に接続されて示される。キーボード装置は、通常の電話
ブツシュボタン（タッチトーンパッド）としてＯ−９の
ｆイジツトと（＊）と（＃）が加えである。キーボード
は、ＣＰＵにインターフェースされるので、各々の番号
は、個別にＣＰＬＪ　（Ａ）入力ボートを通って入力さ
れる。

更にＣＰＵ　（Ａ）出力はライン５を通ってキーボード
２８”０６に接続されこれによりＣＰＵ（−Ａ）に入る
番号は、ＣＰＬＩ　（Ａ）入力ボートによって確認され
る。伝統的に、これは、音や特定の音色の発生によって
行われてきたが選択されたランプをつけるなど他の適当
な方法でも行うことができる。多重プロセッサシステム
は、ＣＰＵ　（Ｐ）に通るライン３ａを介して電話線イ
ンターフェース４！１２８０９も接続される。電話線イ
ンターフェース装置は通常の電話線へのインターフェー
スをあたえ、オーディオ線をアクティブにし、多重プロ
セッサシステムに接続される音声合成装置２８０７をも
アクティブにすることによって、プロセッサが電話に答
えることを可能にしている。同じＩＩＪｗＪ線によって
多重プロセッサシステムは、オーディオ線をアクティブ
でなくし、通話が終了したときに有効に電話を切ること
−ｂできる１、さらに、多重プロセッサシステム１は、
ライン４を介しレジスタ出力によって音声合成装置２８
０７にも接続される。この音声合成装置は、米国特許用
４゜２０９．８３６号に開示される装置と同様のもので
あり、装置がアクティブとなる時、電子的再生産の為に
蓄積された予め決められたワードを有している。この装
置の機能は、電話をかけてきた人に、受は手が電話にで
られないことを知らせ、録音された伝言を残すように依
頼することである。

また後述するようにある検知器を追加接続すると、電話
の相手側の人にある特定のい伝言を伝える機能も有する
。第４４図の構成における音声合成装置は、ライン２８
１１を通して、電話線インターフェースを制御している
。さらに、同じ線を過つて電話線インターフェースにオ
ーディオ入力を与えている。オーディオ線は音声合成装
置からの伝言を電話の相手に伝える為のものである。！
、ｌｊ御線は電話インターフェースのオーディオ線を作
動させたり停止させたりする為のものである。多重プロ
セッサシステム１には、ライン３ｂを介しＣＰＵ　（Ｂ
）出力ボートに接続され伝言レコーダ２８０８も接続さ
れる。この伝言レコードは、多ｍプロセッサシステムに
よってアクティブにされ、電話をかけた人からの伝言を
録音する標準型のテープレコーダーである。これは、ラ
イン３ｂによって伝言レコーダをアクティブにし、その
結果オーディオ部分が、電話線インターフェースからラ
イン２８１０を介し入力を受けとることによって実行さ
れる。使用者が決めたある所定の時間をすぎると、伝言
レコーダがＣＰＬＩ　（Ｂ）によって切られ、更に電話
線インターフェースオーディオ線がライン２８１１によ
ってその接続を切られる。

この構成において、使用者は、多重プロセッサシステム
１をプログラムし、頻繁に使う番号をキーボードに入力
し、多重ブロセッナのメモリＲＡＭに記憶させることに
よって、このような番号を記憶させておくことができる
。更に、使用者はキーボードを使って、伝言レコーダー
を作動させ、録音された伝言を再生することができる。

使用者は、さらにキーボードを使って電話の相手に答え
る時にある伝言を再生する為に、電子電話音声合成装置
をプログラムすることも可能である。最後に、使用者は
電子電話をキーボード装置？２２８０６によってプログ
ラムし、かかってくる呼びだしをそのままにしておくこ
とも可能である。換言すれば、機械が電話に答えず、使
用者が電話をとるようにすることもできる。

第４５図を参照すると、電子電話が示され、これは、レ
パートリ−ダイアラ２８１２を有している。前のように
多重プロセッサシステム１はキーボーｔ’２８０６．！
：、ＣＰＵ　（Ａ）入力ライン２とｃｐｕ　＜△）出力
ライン５によって接続される。

ＣＰＵ　（Ｂ）は、電話線インターフェース２８１５に
ＣＰＵ　（Ｂ）入力線３ａを介し接続される。

ＣＰＵ　（Ｂ）出力ボートは、伝言レコーダ２８１３及
びライン３ｂを介し音声合成装置２８１４に接続される
。多重プロセッサシステムのレジスタ出力、Ｒ出力は、
レパートリ−ダイアラ２８１２に接続される。レパート
リ−ダイアラは、オーディオ線及び制御線の両方を含む
ライン２８１８を通って電話線インターフェースに接続
される。音声合成装置は、音声伝送の為のライン２８１
６を介し、電話線２８１５に接続される。伝言レコーダ
は電話線インターフェースに、ライン２８１７を介し接
続され音声を受（ブとっている。第４５図の構成は、第
４４図の構成と同様なｆ１１能を有する。

しかしながら、この構成においては、レパートリ−ダイ
アラがダイヤル信号を電話線インターフェース２８１５
に与えている。レパートリ−ダイアラは、多重プロセッ
サシステムとは別に、頻繁にかかる電話番号を記憶する
機能も有している。故に使用者はある番号を多重プロセ
ッサシステム１のメモリＲＡＭに記憶させるかまたはレ
パートリ−ダイアラ２８１２のメモリにそれらの電話番
号を記憶させることができる。かかってきた呼び出しを
ＣＰｔＪ　（Ｂ）で検知すると、レジスタライン４及び
レパートリ−ダイアラ２８１２を通して制ｔｉ（ｌ線２
８１８がアクティブとなり、電話線の音声部分をアクテ
ィブにする。この時、音声合成装置２８１４はＣＰＬＪ
（Ｂ）出力によってライン３ｂを介しアクティブにされ
る。所定の音声合成による伝言の出力は、ライン２８１
６を通り電話線インターフェース２８１５に入って電話
の伝言が残されていることをｆｆｉ話の相手に知らせる
。音声合成装置の伝言が電話の相手に送られた後に、Ｃ
ＰＬＩ　（Ｂ）がＣＰＬＪ　（Ｂ）出力によってライン
３ｂを介し伝言レコーダ２８１３をアクティブにするこ
とによってオーディオ５Ｉ２８１７を通り電話をかけた
人の伝言を伝言レコーダ２８１３に録音できる。使用者
指定の時間がすぎると、ＣＰＵ（Ｂ）がＣＰｔＪ　（Ｂ
）出力ボートによってライン３ｂを介し伝言レコーダ２
８１３を停止させる。

同時に、多重プロセッサシステムは、Ｒ出力、ライン４
、及びレパートリ−ダイアラ２８１２から制ｗＪ線２８
１３を介して、電話オーディオ線を停止状態にする。

第４６図の電子電話構成は、ライン５を介し、ＣＰＵ　
（Ａ）出力に接続される追加用キーボード入力装置２８
１９のある点を除いて第４４図に示す装置と同様である
。キーボード入力ディスプレイ２８１９は、発光ダイオ
ードディスプレイと液晶ディスプレイのいずれでもよい
が、キーボード入力から入力された番号を表示する機能
をもつ。

更にこのディスプレイは、多重プロセッサシステム１の
ＲＡＭ内に記憶された番号を表示することもできる。こ
の構成における他のオペレーションは、第４４図に示す
構成のものと同様である。

第４７図の電子電話構成は、ライン５を介しＣＰＵ　（
Ａ）出力に接続される追加入力ディスプレイ２８１９の
あることを除けば第４５図の電子電話構成と同様である
。前に述べた様にキーボード入力ディスプレイ２８１９
は、キーボード２８０６によってライン２を介しＣＰＵ
　（Ａ＞に入力された電話番号の読みだしたものを使用
者が見ることのできるようにしている。前のように、デ
ィスプレイ２８１９は、発光ダイオードディスプレイ又
は、液晶ディスプレイのいずれでもよい。−方、この構
成では、ディスプレイ２８１９は、多重プロセッサシス
テム１のＲＡＭの記憶された番号を表示できディスプレ
イ２８１９は、レパートリ−ダイアラ２８１２に記憶さ
れた番号を記憶することはできない。このことを除き、
第４７図の構成は、第４５図の構成と同様に機能する。

第４８図に示す電子電話構成は、ライン３ａを介し、Ｃ
ＰＵ　（Ｂ）に入力される家屋保全センサ２８２０を加
えであることを除き第４７図の電子電話構成と同様であ
る。家屋保全センサ２８２０は、火災探知器、防犯警報
器または、その他、遠隔操作によって作動する装置から
なっている。それぞれの装置は、ＣＰＵ　（［３）への
個別の入力を有している。装置入力は、電子電話内の特
定機能を作動させる。例えば、火災探知器又は、煙探知
器がアクティブになると、ＣＰＵ　（Ｂ）は、検知器２
８２０からライン３ａによって信号をう番プとり、レジ
スタ出力によってライン４を介しレバーｉ−リーダイア
ラ２８１２をアクティブにし、消防署にダイアルする。

または、他の方法として、消防署の番号が多重プロセッ
サのＲＭ内に記憶されておりその番号がコンピュータｉ
ｌＪ御され、レパートリ−ダイアラによってライ＞４を
通りレジスタ出力からダイアルされることもできる。レ
パートリ−ダイアラからの音のトーンが従来の押ボタン
式（タッチトーン）電話と同様な方法で消防署の電話番
号を示すタッチトーンと合致させることもできる。レパ
ートリ−ダイアラは、ライン２８１８を通り電話線イン
ターフェースを介し電話線の音声部分をアクティブにす
る。これが実行されると、音声合成装置２８１４をＣＰ
Ｕ　（Ｂ）が、ＣＰＵ出力からライン３ｂを介してアク
ティブにて、これにより火災状況と、使用者の住所を知
らせる伝言がくり返され、消防車が至急派遣されるよう
にする。この伝言は何回かくり返されるが、これは使用
者のプログラムによって決められる。

同様な方法で防犯費報器は、作動すると、ＣＰＵ（Ｂ）
に信号を入力し、レパートリ−ダイアラが警察署にダイ
アルし、音声合成装置２２８１４によりメツセージが送
られるようになっている。更に、遠隔操作装置によって
作動される検知器は、家屋保全センサ２８２ｏに含むこ
とができる。この遠隔操作装置を作動すると、ＣＰＵ　
（Ｂ）はレパートリ−ダイアラを作動させ、医者の番号
をダイアルし、音声合成袋！！２８１４を用いて医者に
使用者の住所に及び救急を必要としていることを知ら甘
る。これらの機能は全て第４８図に示す電子電話によっ
て可能である。

第４９図は、ＣＰＬＩ　（Ａ）及びＣＰＵ　（Ｂ）の両
方に含まれるソフトウェアのフローチャートを示す。こ
のフローチャートは省略されているが、当該分野に関し
通常の知識を有する者は、フローチャート内の各々のブ
ロックの内容が何であるかを理解できるものと考える。

ＣＰＬＩ　（Ａ）のソフトウェアは、キーボード入力を
監視し、入力を受けた時にレパートリ−ダイアラを作動
させるかまたは、ディスプレイに入力された番号を表示
するかを決定している。前に述べたように、もしレパー
トリ−ダイアラが作動され、コンピュータ多重プロセッ
サシステムに記憶されていない番号が入力された時、デ
ィスプレイは、実際に呼びだされている番号を表示しな
い。しかしながら、多重プロセッサシステムのＲＡＭに
記憶されている番号であるなら、その番号が使用者に表
示される。

ＣＰＵ　（Ｂ）のソフトウェアは１話１インターフエー
スを、監視し、音声合成装置と伝言レコーダをａ制御し
ている。もし入来する呼び出しが検知されると、音声合
成装置ｆ　ＩＩ　ｌｌｌ１！がアクティブになり、前に
述べたように電話線の音声部分が作動する。

ソフトウェアは、更に音声合成の伝言が終了すると、伝
言レコーダを作動させる。使用者の特定した時間が終わ
るとレコーダの作動が切られ、電話オーディオ線がソフ
トウェア制御によって作動が切られる。入来する呼び出
しがない場合、ＣＰＵ（Ｂ）は、家屋保全センサを走査
する。もし、家屋保全センサが作動されると、ＣＰＵ　
（Ｂ）は使用者のプログラムで特定された特別なレバー
トリーダイアラの電話番号を、選択された検知器からう
けとったアクティブな信号に応じてダイアルし、さらに
、プログラムから呼びだされた特定の音声合成の伝言を
出力さ辺る。もし、作動１べき家屋保全センサがみあた
らない場合には、プログラムは入来する呼び出し又は、
作動すべき家屋保全センサの有無の監視ループは続けら
れる。

本発明は特定の実施例につき説明されたが、その趣旨の
範囲内で種々の変更が可能であることは言うまでもない
。次にマイクロ命令の表、命令のセットを参考の為に説
明する。

表■　マイクロ命令のテーブルＳＴＯＡＣＣからＭＥＭへ：書込みＩ／ｌｌｌ１８９へ与、ｔられ、累算！１５０１
．ｔ、５．１９１からの４ビツトの出力が、書きこみ論
１１８９及びライン８７によってＲＡＭ内の現在のアド
レスワード位置が書きこまれる位置に与えられる。

ＣＫＭ　　ＣＫＢからＭＥＭへ；ＣＫＢ出力線上の４ビツトは、書き込み１ｉ１１１１１
１８９及びライン８７を通って、ＲＡＭ内の現在におけ
るアドレスワード位置が書き込まれる場所へ与えられる
。

ＣＫＰ　　ＣＫＢから＋ＡＵへ：ＣＫＢ出力線１０８上の４ビツトは、人力選択器１１９
によって加算！１１２５の正の入力１２３に与えられる
。

ＹＴＰ　　Ｙから＋ＡＵへ；Ｙレジスタ１４８及び１４９の出力８３上の４ビツトは
、入力１０７及びＰ入力選択器１１９を介し加算器１２
５の１の入力１２３に与えられる。

ＭＴＰ　　ＭＥＭから＋ＡＬＩへ：メモリ出力［１１０９における４ビツトは出力選択器１
１９によって加算器１２５の正の入力１２３に与えられ
る。

ＡＴＮ　　ＡＧＯから−ＡＵへ；累算器１５０又は１５１の内容は、ライン１１４及び１
１２を介して加算器１２５の負の人力１２４に与えられ
る。

ＮＡＴＮ　　ＡＣＣから−ＡＵへ；累算器１５０及び１５１の補数が、ライン１１４及び１
１３を介し、加算器１２５の負の人力１２４に与えられ
る。

ＭＴＮ　　ＭＥＭから−ＡＵへ；メモリ出力１１１０に現われるＲＡＭ８１内における４
ビツトのその時現在のワード及びページのアドレスは、
負の入力選択器１２０によって加［！１１２５の負の入
力を与える。

１５ＴＮ　　１５（−１）から−ＡＬＩへ；定数又はｈ
ｅｘ　Ｆは、加１器１２５の負の入力１２４へ与えられ
る。これは、２つの補数的加粋による減算又は比較オペ
レーションに用いる。

ＣＫＮ　　ＣＫＢから−ＡＵへ；ＣＫＢ出力線１１１上の４ビツトは、人力選択器１２０
によりて加算器１２５の負の入力１２４に与えられる。

ＮＥ　　ＣＯＭＰから５ＴＡＴＵＳへ；加算器１２５の
比較出力ＧＯＭＰは、ライン１２８又は１２９によって
状態回路１２７又は１２６に与えられる。

Ｃ８ＣＡＲＲＹ８から５ＴＡＴＵＳへ；加算器１２５の
ＭＳＢからの桁上げ（ＣＡＲＲＹ）出力は、ライン１２
８又は１２９を介し、状態回路１２６又は１２７、に与
えられる。

ＣＩＮ　　ＣＡＲＲＹ　　ＩＮからＡＵへ；表■　命令
の組呼び出し　　１１　ＸＸＸＸＸＸステータスにおける条件；もし状１ｍ線７５が論理“０
”であると、呼び出し命令は実行されない。

もし状態が“１”であると、Ｆ！ｓ構は、紳び出しモー
ドとなる。プログラムカウンタ１９又は４０の内容は、
サブルーチンレジスタ３３又は５４に記憶される。ペー
ジアドレスレジスタ２１又は４２の中のページアドレス
は、それぞれページサブルーチンレジスタ２３又は４４
に記憶される。ページバッファレジスタ３５又は５７の
内容は、ページアドレスレジスタ２１又は４２にロード
される。

レジスタ２６又は４７の中の章サブルーチンレジスタ２
４又は４５に記憶されている。また章バッフ？レジスタ
３９又は６１は、新しい章アドレスを与えている。ペー
ジアドレスバッファレジスタ３５又は５７及び、章バッ
フ７レジスタ３９又は６１の内容は、ライン１１によっ
てＲＯＭから受けとる。命令語のフィールドＲ２からＲ
８は、ライン２０からプログラムカウンタ１９又は４０
にロードされる。呼び出しモードが通常機能を実行呼び
出し及び分岐命令を除き、全ての命令が実行される。呼
びだしモード内における呼び出しの実行が、３つの叶び
出しに有効である。呼び出しモード内の分岐の実行は３
つの呼び出しに有効である。呼びだしモード内の分岐の
実行は現在のＲＯＭページ又は章から離れている闇に実
行される。

分岐　　　（ＢＲ）：１０ｘｘｘｘｘｘステータスの条
件；もし状態が論理“０″ならば分岐命令は実行されな
い。もしライン７５の状態が“１”ならば命令語のフィ
ールドＲ２からＲ８は、ライン２０からプログラムカウ
ンタ１９又は４０にロードされる。またページバッファ
レジスタ３５又は５７の内容は、ページアドレスレジス
タ２１又は４２内の新しいページアドレスとなる。同様
に、章バッファレジスタ３９又は６１内のアドレスは１
章アドレスレジスタ２６又は４７内の新しい章アドレス
となる。分岐は、呼び出と同様に状態論理１２６又は１
２７の性質からして無条件となる。状態は分岐又は呼び
出しを良好に実行するとき通常適正の条件である“１”
である。もし、分岐がすぐに実行されるか又は呼び出し
が状態に影響しない場合、オペレーションは良好である
。状態は、１つの命令サイクルのみに有効である。故に
、分岐オペレーション以前に、多重テストを実行するこ
とは、できない。すぐに分岐呼び出しを実行する命令の
みが分岐及び呼び出しが良好であるかどうかを決定する
。状態は分岐命令が終了すると常に論理“１″にもどる
。

回帰（ＲＥＴＮ）：００００１１１１ＣＬＡラツチ３４又はＣＬＢラッチ５５のポインタの変
化、呼び出しモードにおいて実行される時、サブルーチ
ンレジスタ３３又は５４の内容は、プログラムカウンタ
１９又は４ｏに転送される。

同時に、ページサブルーチンレジスタ２３又は４４の内
容は、ページアドレスレジスタ２１又は４２へ転送され
る。章サブルーチンレジスタ２４又は４５の内容は、章
アドレスレジスタ２６又は４７に転送される。このオペ
レーションは、サブルーチンが完了した後でシステムを
適正な点に戻す。

ライン上のキャリー人力（ＩＮは、加算器のＬＳＢのキ
ャリー回路に与えられるようになる。

ＡＬＪＴＡ　　ＡＬＪがらＡＣＣへ；・４木のライン１３０上の加算器１２５の出力は、累算
器レジスタ１５０又は１５１の入力に与えられる。

ＡＵＴＹ　　ＡＵからＹへ：４本のライン１３０上の加算器１２５の出力は、Ｙアド
レスレジスタ１４８又は１４９に与えられる。

ＴＳＬＹＮＥＡ命令の実行における状態ラッチ１４３又は１４
４へのステータス。もしＹレジスタ１４・８又は１４９
が累梓器１５０又は１５１に等しくない場合、状態ラッ
チ１４３又は１４４は、論理１１１１１にセットされる
。もし等しい場合は、状態ラッチ１４３又は１４４が論
理“０″にセットされる。

ロードＰレジスタ（１０ｐ）：ＯＯ０１ＸＸＸＸＲＯＭ
ベージバッフ７レジスタ３５又は３７は、ライン５６及
び１１上の命令において４ビツトのＲ５からＲ８までの
フィールドをもってロードされる。これは、無条件であ
り、桁上げも比較も状態に入らない。Ｒ５はＬＳＢでＲ
８はＭＳＢである。

章レジスタへのページ転送（ＴＰＯ）：ページバッフ７
レジスタ３５又は５７内の２つの最下位ピットがライン
３６又は５８を通って章バッファレジスタ３９又は６１
ヘロードされる。

ＡＣＣからＹレジスタへの転送（ＴＡＹ）：ｏｏｉｏｏ
ｏｏ。

累算器１５０又は１５１は無条件に、Ｙレジスタ１４８
又は１４９へ転送される。累ｉｓの内容は変更しない。

発生するマイクロ命令は、にＴ’Ｎ、ＡＵＴＯＹである
。

Ｙレジスタから累算器（ＴＹＡ）への転送：Ｙレジスタ
１４８又は１４９は無条件で累算器１５０又は１５１に
転送される。Ｙレジスタ１４８又は１４９の内容は変更
されない。発生するマイクロ命令はＹＴＰとＡＵＴＯＡ
である。

累算器のクリア（ＣＬＡ）　：０１１１１１１累ｎ器１
５０又は１５１の内容は無条件にＯ″にセットされる。

発生するマイクロ命令はＡＵＴＯＡである。

＊算器からメモリへの転送（ＴＡＭ）：ｘｉ器１５０又
は１５１の内容は、Ｘ及びＹレジスタ９９と１４８又は
１４９によってＲＡＭメモリの位置アドレスに記憶され
る。、ｗ４ｎ器１５０又は１５１の内容は、変更されな
い。発生するマイクロ命令はＳＴＯである。

累ｔｓ器から、メモリ及び増加Ｙへの転送（ＴＡＭｒＹ
Ｘ）　　：００１００１０１累算器１５０又は１５１の
内容は、Ｘレジスタ９９及びＹレジスタ１４８又は１４
９によってＲＡＭのメモリの位置アドレスに記憶される
。記憶の補数のオペレーション後、Ｙレジスタ１４８又
は１４９は１だけ増加される。最初のＹが１５である場
合、状態は“１”にセットされる。無条件。発生される
マイクロ命令はＳＴＯ，ＹＴＰ。

ＣｌＮ５Ｃ８、ＡＬＪＴＯＹである。

累算器からメモリ減少Ｙへの転送（ＴＡＭＤＹＮ）：００１００１００累輝器１５０又は１５１の内容は、メモリ８１内の現在
のアドレスされた位置に転送され、Ｙレジスタ１４８又
は１４９が減少される。最初のＹがＯである場合、状態
は１”にセットされる。

発生されるマイクロ命令はＳＴＯ，ＹＴＰ。

１５ＴＮＳＣ８である。

累算器からメモリへの転送及び累算器のクリア（ＴＡＭ
ＺＡ）：００１００１１０累算器１５０又は１５１の内容はＸレジスタ９９及びＹ
レジスタ１４８又は１４９によってＲＡＭメモリのアド
レスされた位置に記憶される。

累ｎ器１５０又は１５１は“ＯＩＩにセットしなおされ
る。発生するマイクロ命令は５ＴＯ１ＡＬＩＴＯへであ
る。

メモリからＹレジスタへの転送（丁ＭＹ）：Ｘレジスタ
９９及びＹレジスタ１４８又は１４９によってアドレス
指定された現在のＲＡＭメモリ内の位置の内容は、無条
件にＹレジスタ１４８又は１４９に転送される。ＲＡＭ
内の記憶情報は変更しない。発生されるマイクロ命令は
ＭＴＰＡＬＩＴＯＹである。

メモリからＳＲ粋器への転送（ＴＭＡ）：Ｘレジスタ９
９及びＹレジスタ１４８又は１４９によってアドレス指
定される現在におけるＲＡＭメモリ位置の内容は無条件
に累算器１５０又は１５１へ転送される。ＲＡＭ（ＡＩ
）内の記憶情報は変更されない。無条件であって桁−ヒ
げ及び比較の実行は状態に入らない。

メモリと累算器の交換（ＸＭＡ）：Ｘレジスタ９９及びＸレジスタ１４８又は１４９によっ
てアドレス指定される現在におけるＲＡＭメモリ位置の
内容は、累算器と交換される。

即ち、累算器の内容は、メモリ内に蓄積され、ヌメリの
内容は累算器に蓄積される。発生されるマイクロ命令は
ＭＴＰ、ＳＴＯ，ＡＵＴＯ△である。。

メモリと累算器を加える（ＡＭＡＡＣ）：累Ｗ２１ｉ１
５０又は１５１の内容は、Ｙレジスタ９つ及びＸレジス
タ１４８又は１４９にアドレス指定されたＲＭＡメモリ
８１の位置の内容に加えられ、その計口結果は、累１Ｉ
６１５０又は１５１に入力される。その結果、キャリー
情報が状態回路１２６又は１２７に入力される。合計が
１５より大きい時、累算器のクリアがセットされる。

ＲＡＭ８１内のメモリ位置の内容は、変更されない。兄
５Ｅするマイクロや竹は、ＡｌＮ１Ｍ＋）’、ＡＵＴＯ
ＡｌＧＢである。

メモリから累算器を引＜　（ＳＡＭＡＮ）：累１Ｈｆｆ
１５０又は１５１（７）内容は、Ｘレジスタ９９又はＸ
レジスタ１４８又は１４９によってアドレス指定された
ＲＡＭメモリの位置の内容から２の補数追加を用いて引
き、それぞれ別々にｒＡ算器１５０又は１５１に記憶さ
れる。これを実行する為、メモリは、累算器プラス１（
又はＣＩＮ）の補数に加えられ、その結果は、累０器１
５０又は１５１に記憶される。その結果及びキャリー情
報が状態１２６及び１２７へ入力される。もし、累算器
が１未満またはメモリに等しい場合、状態は論理“１”
にセットされる。発生されるマイクロ命令は、ＭＴＰ、
ＮＡＴＮｌＣＩＮ、Ｃ８、△ＵＴＯＡである。

メモリ増加及び累算器へのロード（ＩＭＡＣ）：Ｘレジ
スタ９９及びＸレジスタ１４８又は１４９によってアド
レス指定されたＲＡＭメモリ８１の位置は、１だけ増加
され、累ａ器１５０又は１５１の中に記憶される。ＲＡ
Ｍメモリ８１のもともとの内容は変更されない。結果の
キャリー命令はライン１２８又は１２９を介し、状態回
路１２６又は１２７に入力される。状態は、合計が１５
より大きい場合に論理“１”にセットされる。発生され
るマイクロ命令は、ＭＴＰ、ＣｌＮ１０８、ＡＵＴＡで
ある。

メモリ減少及び累ｑ器へのロード（ＤＭΔＮ１Ｘレジス
タ９９及びＸレジスタ１４８又は１４９によってアドレ
ス指定される現在のＲＡＭメモリ位置の内容が１だけ減
少させられ、累算器１５０又は１５１にロードされる。

メモリの内容は変更されない。結果のキャリー情報は、
状態論理１２６又は１２７に入力される。メモリが１以
上である場合状態は°、論理“１”にセットされる。発
生されるマイクロ命令は、ＭＴＰ、１５ＴＮ。

Ｃ８である。

累算器の増加（ＩＡＣ）：０１１１００００累算器１５
０又は１５１の内容は、１だけ増加される。以前の内容
が１５であった場合、桁上げが発生する。状態１２６又
は１２７は論理１１１１１にヒツトされる。発生される
マイクロ命令ｔよ、ＣＫＰ、ＡＴＮ、ＣＩ　Ｎ、Ｃ８で
ある。

ｌｆ、ｎ器（１）減少（＋）ＡＮ　）　：　０１１１０
００１累算器１５０又は１５１の内容は、１だけ減少さ
れる。累ｔ３器の双曲の内容がＯである場合、状態回路
１２６及び１２７は“１″にセットされる。

発生されるマイク１コ命令は、ＣＫＰ、ＡＴＮ。

ＣＩＮ、ＣＢである。

累算器プラス定数を累算機へ（ＡＸＡＡＣ）：０１１１
ｘｘｘｘ上記の命令は、実際は特定の定数を累算器１５０又は１
５１に加える１３の命令の組である。結果は累算器に残
る。桁上げがある場合、論理“１″が状態回路１２６又
は１２７に送られる。これらの命令はＡ２ＡＣＣ，△３
ＡＣＣ，Ａ４ＡＣＣ・・・△１４ＡＣＣ及び０１１１０
０１０から０１１１１１１０までを変更するＯＰコード
を右している。ＯＰコードの実際の内容は、ライン７１
上の命令語のＲ５からＲ８までのフィールドがライン９
１を介して加えられる。もし桁上げが発生すると、状態
回路１２６又は１２７は、論理“１”にセットされる。

発生されるマイクロ命令は、ＣＫＰ、ＡｒＮ、ＣＡｒあ
る。

Ｙレジスタの増加（ＩＹＣ）：Ｙレジスタ１４８又は１４９の内容は、１だけ増加され
る。結果の桁上げ情報は、状態論理回路１２６又は１２
７に入力される。合計が１５より大きい場合、状態は論
理“１”にセットされる。

発生されるマイクロ命令は、ＹＴＰ、ＣＩＮ、Ｃ８、Ａ
ＵＴＯＹである。

Ｙレジスタの減少（ＤＹＮ）：Ｙレジスタ１４８又は１４９は１だけ減少される。けた
借りが必要でない場合、状態回路１２６及び１２７が“
１”にセットされる。

補数累算器の増加（ＣＰ△■Ｚ）：累算器１５１の内容は、補足されて１だけ増大される。

もし、内容がＯであれば、状態回路１２６及び１２７は
１にセットされる。

累算器の比較（ＡＬＥＭ）：０ＯＯ００００１累算器１
５０または１５１の内容がメモリより少いか等しい場合
、状態回路１２６及び１２７は１にセットされる。

累算器とメモリの比較（ＭＮＥＡ）：ｏｏｏｏｏｏ。

メモリ位置が累算器１５０又は１５１に等しくない場合
、状態回路１２６及び１２７が１″にセットされる。

メモリがゼロ以外（ＭＮＥＺ）：特定されたメモリ位置がゼロに等しくない場合には、状
態回路１２６又は１２７が１″にセットされる。

Ｙレジスタが累算器と非同−（ＹＮＥＡ）：Ｙレジスタ
１４８又は１４９が累算器１５０又は１５１に等しくな
い場合、状態回路１２６及び１２７は１”にセットされ
る。

Ｙレジスタが定数に非同−（ＹＮＥＣ）：０１０１×Ｘ
Ｘ× Ｙレジスタ１４８または１４９が、特定の定数に等しく
ない場合、状態回路１２６または１２７が“１″にピッ
トされる。

テストメモリビット（王５ＢＩＴ）：メモリピットをテストし、もし“１″である場合、状態
回路１２６又は１２７はＡ１１＃ｆにセットされる。特
定されるメモリビットは無条件で“１Ｐ′にセットされ
る。

リセットメモリビット（ＲＢＩＴ）：特定のメモリビットがセットし直される。

テストメモリピット（ＴＢＩＴｌ特定のメモリピットがテストされる。もし“１″である
場合、状態回路１２６又は１２７は１”にセットされる
。

定数のＹレジスタへの転送（ＴＣＹ）：０１００ｘｘｘ
ｘ特定の定数がＹレジスタ１４８又は１４９に転送される
。

定数をメモリ及び増加レジスタに転送（ＰＣＭＩＹ）：０１１０Ｘｘｘｘ特定の定数がメモリに転送され、Ｙレジスタ１４８又は
１４９が１だけ増加される。

７−ストに入力（ＫＮＥＺ）：　００００１１１０１５
５又は１０４からのに入力がゼロに香しい場合、状態回
路１２６又は１２７が１”にセットされる。

Ｋ入力を累算器に転送（ＴＫＡ）：１０４及び１５５からのに入力は、累算器１５０又は１
５１に転送される。

リセットＲ出力（ＳＥＴＲ）：Ｙレジスタ１４８又は１４９によって特定されたＲ出力
がセットされる。

リセットＲ出力（Ｒ３ＴＲ）：Ｙレジスタ１４８又は１４９によって特定されたＲレジ
スタはセットし直される。

累算器及び状態ラッチからの出力を０出力へ転送（ＴＤ
Ｏ）：０ＯＯ０１０１０累算器１５０及び１５１の内容と状態ラッチ１４４又は
１４３の内容は、出力１６２又は１５９に転送される。

ＣＰＬＪ　（Ｂ）のＩ１０ボートのトグル（ＩＯＣ）：
００００１００１ＣＰｔＪ（Ｂ）Ｉ１０ボート１５５は入力から出力に切
りかえられる。

Ｘにファイルアドレスをロード（ＬＤＸ）：Ｘレジスタ
９９には、ファイルアドレスがロードされる。

ＸのＭＳＢを補充（ＣＯＭＸ）：Ｘレジスタ９９の最上位ビットが補充される。

【図面の簡単な説明】

第１図は入力及び出力を詳細に示すマイクロプロセッサ
のチップのブロック図である。第２ａ図はレジスタの概略図である。第２ｂ図は第２ａ図のレジスタの為のタイミング図であ
る。第２Ｃ図は、第２ｂ図のタイミング図に従った第２ａ図
の装置の内容を示すテーブル図である。第２ｄ図は、第２ａ図のレジスタの第２の実施例を示す
概略図である。第２ｅ図は、１２ｄ図のレジスタのタイミング図である
。第２ｆ図は、第２Ｃ図に従った第２ｄ図のレジスタの内
容を示すテーブル図である。第２ｇ図は、第２ａ図のレジスタの第３の実施例を示す
。第２ｈ図は、第２ａ図のレジスタの組合ゼの概略図を示
す。第３８−１図、第３ａ−２図、第３ｂ−１図及び第３ｂ
−２図は本発明のデジタルプロセッサ機構のブロック図
である。第３Ｃ図は、分岐及びサブルーチン呼び出し回路のブロ
ック図である。第３ｄ図は、ここで示すシステム内のクロック周期に関
し、電圧対時間を示すタイミング図である。第４ａ図は、正の選択器１１９及び負の選択器１２０と
ともに加ｉ器１２５を示すブロック図である。第４ｂ図は、加算器１２５のオペレーションの為のタイ
ミング図である。第５図は、Ｙレジスタ１４８及び１４９と累算ｉ１ｉ！
１１５０及び１５１の概略図である。第６図は、状態回路１２６及び１２７と状態ラッチ１４
３及び１４４の概略図である。第７図は、定数及びブロック８２０に入力論理部分を示
す概略図である。第８ａ図は、命令デコーダに関しプログラムする為の論
理配列の部分の概略図である。第８ｂ図は、命令デコーダの残りの部分図である。第９ａ図は、［定数及びロードＸレジスタ」の命令デコ
ーダの概略図を示す。第９ｂ図は、呼び出し命令デコーダの概略図で′ある。第９Ｃ図は、ページの章命令デコーダへの転送を示す概
略図である。第９ｄ図は、呼びだし命令デコーダの概略図である。第９ｅ図は、回帰命令デコーダの概略図である。第９ｆ図は、分岐命令デコーダの概略図である。第１０図は、ＣＰ（Ｊ　（Ａ）入力１１０４及びに入力
マルチプレクサ１０２の概略図である。第１１図は、ＣＰＵ　（Ａ）Ｋ入力デバイダー回路９７
の概略図である。第１２図は、ＣＰＵ　（Ｂ）入力１５５及び状態ピット
回路１５７の概略図である。第１３図は、ＣＰＵ　（Ｂ）入力をＣＰＵ（Ｂ）出力に
切りかえるスイッチの概略図である。第１４図は、Ｋ入力多重回路１０６の概略図である。第１５図は、ＣＰＵ　（Ａ）出力バッファ１６２及びＣ
ＰＵ　（Ｂ）出力バッファ１５９の概略図を示す。第１６図は、ＣＰＵ（Ａ）出力プログラム論理配列１６
４の概略図である。第１７図は、ＣＰＬＪ　（Ａ）出力回路１６５の概略図
を示す。第１８図はＣＰＵ　（Ａ）プログラムカウンタの概略図
である。第１９図は、プログラムカウンタ１９内に含まれるフィ
ードバック回路の概略図である。第２０図は、ＣＰＬＩ　（Ａ）サブルーチンラッチ回路
３４の概略図である。第２１図は、ＣＰＵ　（Ａ）章アドレスレジスタ２６及
び章バッフ７レジスタ３９の概略図である。第２２図は、ＣＰＵ　（Ａ）章サブルーチンレジスタ２
４の概略図である。第２３図は、ＣＰＵ　（Ａ＞ページアドレスレジスタ２
１及びＣＰＵ　（Ａ）ページバッファレジスタ３５の概
略図である。第２４図は、ＣＰＬＪ　（Ａ）ページシブルーチンレジ
スタ２３の概略図である。第２５図は、ＲＡＭ書ぎ込み多重回路８９の概略図であ
る。第２６図は、ＲＡＭＹデコード回路７９の概略図である
。第２７図は、ＣＰＬＩ　（Ａ）及びＣＰＵ（Ｂ）Ｘレジ
スタ９９の概略図である。第２８図は、Ｘデコード回路８８の概略〆１及びＲＡ　
Ｍ配列８１の部分図である。第２９図は、Ｒレジスタ回路７７の部分図を示す。第３０図は、ＲＯ及びＲ１に関するＲレジスタ出力バッ
ファの概略図である。第３１図は、Ｒ１４及びＲ１５に圓する出力バッフ７の
概略図である。第３２図は、ＲＯＭＰＣデコーダ８の概略図である。第３３図は、ＲＯＭページデコーダ１０の概略図及びＲ
ＯＭ出力デバイダの部分図である。１１Ｒ３４ａ−１図及び第３４ａ−２図は、ＲＯＭ配列
６及びＲＯＭ出力線１１の為のＲＯＭ配列ドライバーの
部分図である。第３４ｂ図は、ＲＯＭ配列６のオペレーションの為のタ
イミング図である。第３５−１図及び第３５−２図は、デジタルプＯｔ？ツ
ナシステムの為の初期条件設定及びテスト回路の概略図
である。第３６図は、個別の中央処理ユニット専用のプレーＶ−
用デイスプレイ、及び共通ディスプレイを示す２人用ゲ
ーム構成の装置のブロック図である。第３７図は２人プレーヤー用ディスプレイ及び共通のＣ
ＰＵ出力に接続された共通ゲームディスプレイを示す２
人用ゲーム装置のブロック図である。第３８図は、第３６図の示す構成に関する２つの中央処
理ユニット内で実行されるソフトウェアのブロック図で
ある。第３９図は、第３７図で示す構成に関する中央処理ユニ
ット内で実行されるソフＩ・ウェアのブロック図である
。第４．０図は、ＣＰＬＩ　（Ａ）が全体的にキーボード
入力に専用でありＣＰｔＪ　（Ｂ）が全体的にディスプ
レイに専用である電子装置構成のｍ略図である。第４１図は、出力情報をディスプレイに与える間入力情
報を受けとり、アルゴリズムを実行するＣＰｔＪ　（Ａ
）及びＣＰＵ　（Ｂ）内のソフトウェアのフローチャー
トである。第４２図は、ＣＰＵ　（Ａ）は、入力キーボードに接続
され、ＣＰＵ　（Ｂ）はディスプレイに接続され、電子
デジタルプロセッサシステムの共通出力ボードも又ディ
スプレイに接続される電ｆ装置の概略図を示す。第４３図は、３つの出力ボートがディスプレイボートに
全て接続され、更にＣＰＬＪ　（Ａ）出力ボ−トは、キ
ーボード入力に接続されている電子装置のブロック図で
ある。第４４図は、キーボード、処理ユニット音声合成Ｈｍ、
伝言録音器及び電話線インターフェースを含むブロック
図である。第４５図は、キーボード処理ユニットレパートリ−ダイ
アラ伝言レコーダ、音声合成装置及び電話線人力フェイ
ズを含む電子電話のブロック図である。第４６図は、キーボード、キーボードディスプレイ、音
声合成装置伝言レコーダ及び電話線インターフェースを
含む電子電話のブロック図である。第４７図は両中央処理ユニットに関するソフトウェアを
示すフローチャートである。第４８図は、キーボード、処理ユニット、キーボードデ
ィスプレイ、レパートリダイアラ、伝言レコーダ、音声
合成装置及び電話線インターフェースを含む電子電話の
ブロック図である。第４９図は、キーボード、処理ユニット、キーボードデ
ィスプレイ、レパートリダイアラ、伝言レコーダ、音声
合成装置、電話線インターフェース及び家屋保全センサ
ーを含む電子電話のブロック図である。

Claims

【特許請求の範囲】

（１）電子デジタルプロセッサ機能を含む２人用ゲーム
装置に於て、プレーヤの入力を与えるキーボード手段と；ゲームの状
態を表示するディスプレイ手段と；データを記憶し上記
データに於けるオペレーションを規定するゲームコマン
ドを記憶するメモリ手段と；上記データにおける上記オペレーションを実行する演算
論理手段と；上記データに対するコマンドを実行する単独且つ同時に
操作可能な第１及び第２の中央処理ユニットと；上記ゲームコマンド及び上記データを上記メモリから受
けとり、上記ゲームコマンドを上記第１及び第２の中央
処理ユニットへ転送する制御手段プレーヤの入力を上記
第１の中央処理ユニツトに与える上記キーボードに接続
された第１の入力手段と；上記ディスプレイ手段に接続され、上記第１の中央処理
ユニットからプレーヤの状態を転送する第１の出力手段
と；上記キーボード手段に接続され、プレーヤの入力を上記
第２の中央処理ユニットに与える第２の入力手段と；上記ディスプレイ手段に接続され、上記第２の中央処理
ユニットからプレーヤの状態を転送する第２の入力手段
と；上記ディスプレイ手段に接続され、上記第２の中央処理
ユニットからプレーヤの状態を転送する第２の出力手段
と；ディスプレイ手段に接続され、ゲームの状態を上記第１
及び第２の中央処理ユニットから転送する第３の出力手
段と；上記第１の中央処理ユニットを上記メモリ手段、上記演
算論理手段、上記第１の入力手段、上記第１の出力手段
及び上記第３の出力手段に接続し、上記第２の中央処理
ユニットを上記メモリ手段、上記演算論理手段、上記第
２の入力手段、上記第２の出力手段及び第３の出力手段
に接続する複数のデータバスとを有する２人用ゲーム装
置。
（２）電子デジタルプロセッサ機能を含む電子ディスプ
レイ装置に於て、入力手段と；ディスプレイ手段と；データを記憶し上記データに於けるオペレーションを規
定するゲームコマンドを記憶するメモリ手段と；上記データに対し上記オペレーションを実行する演算論
理手段と；上記データにおける上記コマンドを実行する単独且つ同
時に操作可能な第１及び第２の中央処理ユニットと；上記コマンド及び上記データを上記メモリから受けとり
、上記コマンドを上記第１及び第２の中央処理ユニット
に転送する制御回路と；上記入力手段に接続され入力を上記第１の中央処理ユニ
ットへ与える第１のプロセッサ入力手段と；上記入力手段に接続され、入力データの受けとりを確認
する第１のプロセッサ出力手段と；上記ディスプレイ手
段に接続され、上記第２の中央処理ユニットからの出力
を表示する第２の出力手段と；第１の中央処理ユニットを上記メモリ手段、上記演算論
理手段、上記第１の入力手段及び上記第１の出力手段に
接続し、更に上記第２の中央処理ユニットを上記メモリ
手段、上記演算論理手段及び上記第２の出力手段に接続
する複数のデータパスとを有する電子ディスプレイ装置
。