JPH02277390A - クロマ復調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル技術による直交二相変調信号の復調
回路に関し、特に家庭用ＶＴＲの低域変換クロマ信号の
復調回路に関する。

〔従来の技術〕

従来、この種のクロマ復調回路は、９０°位相シフタ、
ｓｉｎ、ｃｏｓ発生器２乗算器、加減算器により三角関
数を演算するよう構成されていた。

この従来例として、第６図に示すクロマ復調回路が提案
されている。例えば、「アイイーイーイー・トランズア
クションズ・オン・コンシューマ−エレクトロニクス（
ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎＣｏｎｓｕ
ｍｅｒ　Ｅｌｅｃｔｒｏｎｉｃｓ）」ＣＥ　−３１、Ｎ
［Ｌ　３　、　Ａｕｇ。

８５．３７７頁参照。

このクロマ復調回路は、クロマ信号入力端子２．９００
位相シフタ１６　、　ｓｉｎ、ｃｏｓ発生器１７及び１
８１乗算器１９，２０．減算器２１．クロマ信号出力端
子４とからなり、クロマ信号入力端子２からの入力信号
が直接並びに９０°位相シフタ１６を介して各乗算器１
．９．２０の入力に、ｓｉｎ、ｃｏｓ発生器１７．１８
の出力と共に入力され、これら乗算器１９．２０の出力
はともに減算器２１に接続され、減算器２１の出力を出
力端子４からのクロマ信号出力としている。

一方、直交二相変調においては、一つの色彩は角座標（
へ二大きさ、θ・位相角）て表示され、いわゆるビデオ
クロマのＩ、Ｑ信号は各々次式で示される。

Ｉ＝Ａｓｉｎ　θ　　　　　　−（１）Ｑ　＝　Ａ　ｃ
ｏｓ　θ　　　　　　−１２）さらに、カラーザブキャ
リアの角周波数０１時間ｔとした時、ビデオクロマ信号
ＶＩＮは次式で示される。

Ｖ　ＩＮ＝　Ａ　５ｉｎ（ωｔ＋θ）　　−１３＞すな
わち、（３）式から（１）　、　（２）式を導くことが
クロマ復調回路の役割となる。そこで、第６図の従来例
においては、クロマ信号入力端子２に入力される（３ン
式のクロマ入力信号ＶＩＮをまず９０’位相シフタ］６
によりＡｃｏｓ（ωｔ＋θ）を発生し、これを入力信号
ＶＩＮと共にｓｉｎ、ｃｏｓ発生器１７．１８の出力と
積をとっている。これらｓｉｎ、ｃｏｓ発生器１７，１
．８が各々５ｉｎ（ωｔ　）　ｃｏｓ（ωｔ）を発生す
れば、乗算器１９．２０は各々Ａ　ｃｏｓ（ωを十θ）
　−５ｉｎ　（ωｔ　）　、Ａｓ１ｎ（ωｔ　＋θ）・
ｃｏｓ　（ωｔ）を、ｃｏｓ（ωｔ　）　、５ｉｎ（ω
ｔ）を発生すれば、Ａ　ｃｏｓ（ωを十θ）ｃｏｓ（ω
ｔ）、Ａｓ１ｎ（ωｔ＋θ）・５ｉｎ（ωｔ）を演算す
る。そこで、減算器２１は次式を計算する。

Ａｓ１ｎ（ωｔ＋θ）　−ｃｏｓ（ωｔ　）　−Ａｃｏ
ｓ（ωｔ　＋θ）・５ｉｎ（ωｔ） 二Ａｓ１ｎ（θ） Ａｃｏｓ（ωｔ＋θ）　−ｃｏｓ＜ωｔ　）　−Ａ　５
ｉｎ（ωｔ　十θ）・５ｉｎ（ωｔ） ＝　Ａ　ｃｏｓ（θ） 従って、（］）　、　（２）式における信号Ｉ、Ｑが復
調されることになる。

〔発明が解決しようとする課題〕

上述した従来のクロマ復調回路はディジタル技術により
構成するには、所要回路が大規模になる欠点がある。す
なわち、９０°位相シフタ１６はヒルベルト変換器が用
いられるが、現在クロマ信号に用いられるものは、１４
段のシフトレジスタによる遅延回路と６個の加減算器、
４個の乗算器から構成される大規模な回路であり、また
、ｓｊｎ。

ｃｏｓ発生器１７．１８はＲＯＭテーブルを必要とし、
乗算器１９．２０としては少なくとも８ビツト×８ビツ
トの乗算ユニットが必要となるものである。

本発明の目的は、これらの欠点を除き、サンプリング位
相を選択することにより三角関数の演算点を最適化し、
復調演算にｓｉｎ、ｃｏｓ発生、並ひに積演算を不要と
し、回路構成を簡単化したクロマ復調回路を提供するこ
とにある。

〔課題を解決するための手段〕

本発明のクロマ復調回路の構成は、直交二相変調された
ビデオクロマ信号およびこのビデオクロマ信号のバース
ト近傍を示すゲートパルスを入力し、このケートパルス
で立上りこのケートパルスがなくなった時のヒテオ信号
の正負符号信号立上りで復帰するりセラ）−信号を出力
するゲート回路と、このゲート回路からのリセット信号
によりリセットされ前記直交二相変調周波数Ｎの４倍の
周波数４Ｎをクロックとして入力し前記直交二相周波数
の９０度毎の零点を出力する位相検出回路と、この位相
検出回路の出力零点によって前記ビデオクロマ信号をラ
ッチしクロマ復調信号として出力するデータラッチ回路
とを備えたことを特徴とする。

〔実施例〕 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。本
実施例は、ゲートパルス入力端子１．クロマ信号入力端
子２．クロック入力端子３．クロマ信号出力端子４．ゲ
ート回路５２分周器６．零検出回路７．データラック回
路８から構成される。ゲートパルス入力端子１及びクロ
マ信号入力端子２のうち符号ビットのみを各々ゲート回
路５の第１．第２の入力に接続し、ケート回路５の出力
は分周器６のリセット入力に、クロック入力端子３は同
じくクロック入力に接続され、分周器６の出力は零検出
回路７を介してデータラッチ回路８のトリガ入力に接続
され、かつデータラッチ回路８のデータ入出力端をもっ
てクロマ信号入力端子２．クロマ信号出力端子４として
いる。

第２図は第１図のゲート回路５の一例の回路図である。

セット入力端子９．リセット入力端子１０、セット出力
端子１］、、ＮＯＲ回路１２１３からなり、ＮＯＲ回路
１２はセット入力端子９、ＮＯＲ回路１３の出力を入力
とし、その出力をリセット入力端子１０とともにＮＯＲ
回路１３の入力とし、さらにその出力をセット出力端子
］１としている。

また、クロック入力端子３に加えられるクロックは、サ
ブキャリア周波数の４Ｎ　（Ｎは正の整数）倍であり、
分周器６の分周数はＮで巡回するよう設定され、ゲート
パルス入力端子１にはクロマ信号がバースト期間にある
ことを示す信号が加えられる。

さて、入力クロマ信号がバースト期間にあるとき、直交
二相変調信号は標準位相を示しているので、そのときの
入力クロマ信号ＶＩＮは、標準振幅ＡＯとすると次式で
示される。

Ｖ　　ＩＮ＝　　Ａ　（，５ｉｎ（ω　ｔ　　）　　−
（４）この入力クロマ信号ＶＩＮの符号ＳＩＮを見れば
、ωｔが２ｍπ（ｍは整数）に等しい個所で負号から正
号に切換ることになる。

この様子を示したものが第３図の波形図である。入力ク
ロマ信号ＶＩＮに対し、符号ＳＩＮは負号が低レベル（
論理０）、正号が高レベル（論理１）として示されてい
る。また、ゲートパルス入力端子１（またはセット入力
端子９）に印加されるゲートパルスＢｓＴ（図ではバー
スト期間の一部のみを示す）と、リセット出力端子１］
のリセット出力Ｒ５Ｔが示されており、ゲートパルスＢ
ＳＴの入力後、リセット出力ＲｓＴが立上がり、ゲート
パルスＢｓｔが消えたのち、符号ＳＩＮの立上り、すな
わち入力クロマ信号ＶＩＮがＯ位相（ωｔ＝２ｍπ）と
なる時点に同期して立下っている。

ここで第１図に戻ると、ゲート回路５の出力は分周器６
のリセット入力に接続されているのて、分周器６が入力
クロマ信号の位相に合せリセットされることになる。こ
の分周器６はサブキャリアの周波数の４Ｎ倍のクロック
周波数に対し、Ｎ分周で巡回するので、ωｔに対し、π
／２毎に分周値が零になり、よって零検出回路７は、ω
ｔ２ｍπ、２ｒｎπ＋π／２，２ｍπ＋ｒ、　２ｍｙｔ
＋３π／２の各点でパルスを発生することになる。

そこで、データラッチ回路８はバースト期間後の入力ク
ロマ信号Ａｓ１ｎ（ωｔ＋θ）に対し、次式の各点をサ
ンプリングすることになる。

Ａｓｉｎ（２ｍｙｒ＋θ）＝Ａｓｉｎθ　・（５）Ａｓ
ｉｎ（２ｍ　ｙｔ　＋　π／　２＋θ）＝ＡＣＯ９θ・
（６）Ａｓｉｎ（２ｍ　ｙｒ　＋　π＋θ）＝−Ａｓｉ
ｎθ＝・（７）Ａ　５ｉｎ（２ｍ　ｙｒ　＋　−π＋θ
）＝　　Ａｃｏｓθ・（８）このようにして所望のＩ、
Ｑ信号がクロマ信号出力端子４に出力されることになる
。

以上のようにして良好な復調動作が行えることになるが
、クロック入力端子３に加えられるクロック信号とバー
スト期間のクロマ入力信号ＶＩＮの位相関係には保証が
ないので、分周器６の動作タイミングはサブキャリアの
標準位相に対し、多少の誤差を生じる。

この誤差はクロック周波数４Ｎに対し、±３６０°／４
Ｎとなり、一般にはクロック位相誤差として±３°が許
容限界とされている。

従って、Ｎ３０以上が必要となり、国内の標準放送方式
に対しては、ＮＴＳＣサブキャリア周波３．５８ＭＨｚ
に対し、４　Ｘ　３０　Ｘ　３．５８ＭＩＩｚ・４２９
．６ＭＨｚの動作速度が分周器６に求められていること
になる。このような動作周波数に対しては、バイポーラ
デバイスを必要とするが、家庭用ＶＴＲに対しては、Ｖ
ＨＳサブキャリア周波数６２９　ｋＨｚに対し、４　Ｘ
　３０　Ｘ　６２９　ｋＨｚ　＝　７５．４８Ｍ１ｌｚ
あればよい。これは一般の半導体回路により充分安価に
実現できる。

第４図は本発明の第２の実施例の構成を示すブロック図
である。本実施例は、第１の実施例の分周器６．零検出
回路７の代りに、分周器６．データラッチ回路１４．−
数構出回路１５を用いている。ゲートパルス入力端子１
はクロマ信号入力端子２のうちの符号ビットのみと共に
ゲート回路５の第一、第二の入力に接続され、ゲート回
路５の出力はデータラッチ回路］４のトリガ入力に接続
され、また分周器６のクロック入力にはクロック入力端
子３が接続され、その出力は直接、並びにデータラッチ
回路１４を介して一致検出回路１５に接続され、さらに
−数構出回路１５の出力はデータラッチ回路８のトリガ
入力に接続され、データラッチ回路８のデータ入出力端
をもってクロマ信号入力端子２、並びにクロマ信号出力
端子４としている。また、各入力端子に加えられる信号
、並びに分周器６の巡回数については第１の実施例と同
様である。

本実施例においても、ゲート回路５は第１の実施例と同
様に、零位相（ωｔ＝２ｍπ）となる時点でデータラッ
チ回ｉ￥８１４をトリカーする。このデータラッチ回路
１４は分周器６の計数値のうち、零位相になる値を保持
する。その後、分周器６はサブキャリア周波数の４倍の
速度で巡回するが、ωｔが２ｍπ、２ｍπ＋０．５π、
２ｍπ＋π、２ｍπ＋１．５πに相当する時点でデータ
ラッチ回路１４に保持された値と同じ計数値を示すこと
になり、これは−数構出回路］５により検出され、デー
タラッチ回路８にトリガ出力として与えられる。従って
、データラッチ回路８は、前述（５）〜（８）式の値を
得ることになり復調動作が実施される。

第５図は本実施例に好適な他のゲート回路５の構成を示
す回路図て、セット入力端子９、リセット入力端子１０
、Ｉ）型フリップフロップ回路２２、ＡＮＤ回路２３、
セット出力端子１１から構成される。Ｄ型フリップフロ
ップ回路２２はセット入力端子つとリセット入力端子１
０を各々データ入力端、クロック入力端とし、さらにセ
ット入力端子９はＤ型フリップフロップ回路２２の反転
出力と共にＡＮＤ回路２３に入力され、かつその出力を
もってセット出力端子１１としている。

通常、セット入力端子９には論理０が与えられ、Ｄ型フ
リップフロップ回路２２の反転出力には論理１が出力さ
れ、セット出力端子１１には論理Ｏが得られるが、ゲー
トパルスが入力されるとセット出力端子１１には論理１
が現れることになる。また、ゲートパルス入力後、リセ
ット入力端子１０の立上り、すなわち入力クロマ信号の
負から正への移行に同期してＤ型フリップフロップ回路
２２の反転出力は論理Ｏとなり、セット出力端子出力も
論理Ｏに戻る。すなわち、セット出力端子１１にはゲー
トパルス到来後、入力クロマ信号の負から正への移行、
すなわち零位相点までの間、セット出力が得られること
になる。

一般に、ゲートパルスはクロマ入力信号のバースト位置
を検出して得る方法が多く用いられ、このためゲートパ
ルスは立上り、立下りともにバース１−期間より遅れる
傾向にある。従って、第５図のゲート回路はゲートパル
スの立上り位置のみが意味をもつのて、第２図のゲート
回路のようにバースト期間内の一部に入るゲートパルス
を必要とするものよりもより好適である。

〔発明の効果〕

以上説明したように本発明は、分周器によりクロマ信号
位相を計数し、データのサンプリング点を最適化するこ
とにより、従来必要とされていた二角間数演算を不要と
し、そのため必要とされていた大規模な演算回路を不要
とし、簡単に構成しうるクロマ復調器が得られるという
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図に好適なゲート回路の一例の回路図、第３図は第
２図の動作を説明するタイミング図、第４図は本発明の
第２の実施例を示すブロック図、第５図は本実施例に用
いる好適なゲート回路の他の例の回路図、第６図は従来
のクロマ復調回路の一例を示すブロック図である。 １・・・ケートパルス入力端子、２・・・クロマ信号入
力端子、３・・・クロック入力端子、４・・・クロマ信
号出力端子、５・・・ゲート回路、６・・・分周器、７
・・・零検出回路、８，１４・・デ゛−クラッチ回路、
９・セット入力端子、］０・・・リセット入力端子、１
１・・・セット出力端子、１２，１．３・・・ＮＯＲ回
路、１５・・・−数構出回路、１６・・・９０°位相シ
フタ、ｌ　７　、　　ｌ　８−＝ｓｉｎ、ｃｏｓ発生器
、１９．２０・・・乗算器、２１・・・減算器、２２・
・Ｄ型フリップフロップ回路、２３・・ＡＮＤ回路。 代理人　弁理士　　内　原　　晋

Claims (2)

【特許請求の範囲】
1. （１）直交二相変調されたビデオクロマ信号およびこの
   ビデオクロマ信号のバースト近傍を示すゲートパルスを
   入力し、このゲートパルスで立上りこのゲートパルスが
   なくなった時のビデオ信号の正負符号信号立上りで復帰
   するリセット信号を出力するゲート回路と、このゲート
   回路からのリセット信号によりリセットされ前記直交二
   相変調周波数Ｎの４倍の周波数４Ｎをクロックとして入
   力し前記直交二相周波数の９０度毎の零点を出力する位
   相検出回路と、この位相検出回路の出力零点によって前
   記ビデオクロマ信号をラッチしクロマ復調信号として出
   力するデータラッチ回路とを備えたことを特徴とするク
   ロマ復調回路。
2. （２）Ｎが３０以上である請求項（１）記載のクロマ復
   調回路。