JPH0695975A - Ｒａｍアクセス回路 - Google Patents
Ｒａｍアクセス回路Info
- Publication number
- JPH0695975A JPH0695975A JP4128401A JP12840192A JPH0695975A JP H0695975 A JPH0695975 A JP H0695975A JP 4128401 A JP4128401 A JP 4128401A JP 12840192 A JP12840192 A JP 12840192A JP H0695975 A JPH0695975 A JP H0695975A
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- JP
- Japan
- Prior art keywords
- circuit
- parity
- data
- terminal
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- Withdrawn
Links
- 230000002159 abnormal effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】フラグチェックを設けることにより、パリティ
をハードウエア側で付加してソフトウエア側の負担を軽
減していながらソフトウエアのバグをチェックできる。 【構成】書込みデータ１０７はソフトウエア側であらか
じめ割当てられたフラグビットにフラグが設定されてい
る。パリティ生成回路３は入力の書込みデータ１０７に
パリティを付加して切替回路２に出力する。切替回路２
はこれを切替えてＲＡＭ２のＩ／Ｏ端子に出力し、ＲＡ
Ｍ２は指定の場所にこのデータを書込む。ＲＡＭ１のＩ
／Ｏ端子から読出された読出しデータ１０５は、切替回
路２で切替えられチェック回路４へ出力され、ここでパ
リティとフラグとがチェックされる。このチェック出力
と読出しデータとがアンド回路５でアンドがとられチェ
ック済みの読出しデータ１０８として出力される。
をハードウエア側で付加してソフトウエア側の負担を軽
減していながらソフトウエアのバグをチェックできる。 【構成】書込みデータ１０７はソフトウエア側であらか
じめ割当てられたフラグビットにフラグが設定されてい
る。パリティ生成回路３は入力の書込みデータ１０７に
パリティを付加して切替回路２に出力する。切替回路２
はこれを切替えてＲＡＭ２のＩ／Ｏ端子に出力し、ＲＡ
Ｍ２は指定の場所にこのデータを書込む。ＲＡＭ１のＩ
／Ｏ端子から読出された読出しデータ１０５は、切替回
路２で切替えられチェック回路４へ出力され、ここでパ
リティとフラグとがチェックされる。このチェック出力
と読出しデータとがアンド回路５でアンドがとられチェ
ック済みの読出しデータ１０８として出力される。
Description
【０００１】
【産業上の利用分野】本発明はＲＡＭアクセス回路に関
し、特にソフトウエア側に負担をかけずに読出しデータ
のチェックを行なうＲＡＭアクセス回路に関する。
し、特にソフトウエア側に負担をかけずに読出しデータ
のチェックを行なうＲＡＭアクセス回路に関する。
【０００２】
【従来の技術】従来、この種のＲＡＭアクセス回路は、
ＲＡＭアクセス時の読出しデータの正誤判定を書込みデ
ータにパリティを付加して置き、読出し時にこのパリテ
ィをチェックすることにより行なっている。このパリテ
ィの付加はソフトウエア側で付加するか、あるいは本回
路側のハードウエアで付加ししている。
ＲＡＭアクセス時の読出しデータの正誤判定を書込みデ
ータにパリティを付加して置き、読出し時にこのパリテ
ィをチェックすることにより行なっている。このパリテ
ィの付加はソフトウエア側で付加するか、あるいは本回
路側のハードウエアで付加ししている。
【０００３】
【発明が解決しようとする課題】このように従来例で
は、パリティの付加をソフトウエアあるいはハードウエ
アで行なっているが、ソフトウエアで行なう場合はこの
分ソフトウエアの処理時間が増加し、特に大量のデータ
を処理する場合は装置全体の処理速度を低下させる問題
がある。このためハードウエア側で行なうのが望ましい
が、ソフトウエア側で作ったデータにパリティを付加す
るのでソフトウエア側のバグをチェックすることができ
なという問題がある。
は、パリティの付加をソフトウエアあるいはハードウエ
アで行なっているが、ソフトウエアで行なう場合はこの
分ソフトウエアの処理時間が増加し、特に大量のデータ
を処理する場合は装置全体の処理速度を低下させる問題
がある。このためハードウエア側で行なうのが望ましい
が、ソフトウエア側で作ったデータにパリティを付加す
るのでソフトウエア側のバグをチェックすることができ
なという問題がある。
【０００４】
【課題を解決するための手段】本発明のＲＡＭアクセス
回路は、データをＩ／Ｏ端子より書込みあるいは読出す
ＲＡＭと、外部から書込みデータを入力しパリティを付
加するパリティ生成回路と、外部からの制御信号により
入力端子より入力した前記パリティ生成回路の出力する
書込みデータを入出力端子を介し前記ＲＡＭのＩ／Ｏ端
子に出力したり前記ＲＡＭのＩ／Ｏ端子から出力される
読出しデータを前記入力端子を介し入力し出力端子に出
力したりする切替回路と、前記切替回路の出力端子から
出力される前記読出しデータを入力し前記パリティをチ
ェックしその結果を出力するチェック回路と、前記チェ
ック回路の出力信号と前記切替回路の出力端子の出力す
る前記読出しデータとを入力しこのアンドをとりチェッ
ク済み読出しデータとして外部へ出力するアンド回路と
を備えるＲＡＭアクセス回路において、前記書込みデー
タにソフトウエア側であらかじめ任意のビットにフラグ
を設定し、前記チェック回路は前記パリティと前記フラ
グとをチェックしその結果を出している。
回路は、データをＩ／Ｏ端子より書込みあるいは読出す
ＲＡＭと、外部から書込みデータを入力しパリティを付
加するパリティ生成回路と、外部からの制御信号により
入力端子より入力した前記パリティ生成回路の出力する
書込みデータを入出力端子を介し前記ＲＡＭのＩ／Ｏ端
子に出力したり前記ＲＡＭのＩ／Ｏ端子から出力される
読出しデータを前記入力端子を介し入力し出力端子に出
力したりする切替回路と、前記切替回路の出力端子から
出力される前記読出しデータを入力し前記パリティをチ
ェックしその結果を出力するチェック回路と、前記チェ
ック回路の出力信号と前記切替回路の出力端子の出力す
る前記読出しデータとを入力しこのアンドをとりチェッ
ク済み読出しデータとして外部へ出力するアンド回路と
を備えるＲＡＭアクセス回路において、前記書込みデー
タにソフトウエア側であらかじめ任意のビットにフラグ
を設定し、前記チェック回路は前記パリティと前記フラ
グとをチェックしその結果を出している。
【０００５】
【実施例】次に本発明の一実施例について図面を参照し
て説明する。図１は本実施例のブロック図である。
て説明する。図１は本実施例のブロック図である。
【０００６】先ず書込み時の動作について説明する。ア
ドレス信号１０１と書込みイネーブル信号１０２とがＲ
ＡＭ１に入力され、書込みデータ１０７がパリティ生成
回路３に入力される。この書込みデータ１０７はソフト
ウエア側であらかじめ割当てられたフラグビットに、例
えば論理値「１」のフラグが設定されている。パリティ
生成回路３は入力の書込みデータ１０７にパリティを付
加して切替回路２に出力する。切替回路２はこの時、制
御信号１０６が書込みモードとなっているので、パリテ
ィを付加した書込みデータ１０４をＲＡＭ２のＩ／Ｏ端
子に出力する。ＲＡＭ２は指定の場所にこのデータを書
込み保存する。
ドレス信号１０１と書込みイネーブル信号１０２とがＲ
ＡＭ１に入力され、書込みデータ１０７がパリティ生成
回路３に入力される。この書込みデータ１０７はソフト
ウエア側であらかじめ割当てられたフラグビットに、例
えば論理値「１」のフラグが設定されている。パリティ
生成回路３は入力の書込みデータ１０７にパリティを付
加して切替回路２に出力する。切替回路２はこの時、制
御信号１０６が書込みモードとなっているので、パリテ
ィを付加した書込みデータ１０４をＲＡＭ２のＩ／Ｏ端
子に出力する。ＲＡＭ２は指定の場所にこのデータを書
込み保存する。
【０００７】次に読出し時の動作を説明する。アドレス
信号１０１とアウトプットイネーブル信号１０３とがＲ
ＡＭ１に入力され、ＲＡＭ１のＩ／Ｏ端子から読出しデ
ータ１０５が読出され切替回路２に入力される。切替回
路２の制御信号１０６は、この時読出しモードになって
いるので、入力の読出しデータ１０５をチェック回路４
へ出力する。チェック回路４において、入力した読出し
データは並列接続されたパリティチェック回路４１とフ
ラグチェック回路４２とでそれぞれパリティとフラグと
がチェックされる。それぞれのチェック出力はオア回路
４３で結合されアンド回路５に出力される。アンド回路
５の他方の入力には切替回路２の出力する読出しデータ
が入力されている。この時チェック回路４の出力が論理
値「１」が正常、論理値「０」が異常とすれば、アンド
出力はチェック回路４の出力が正常の時に読出しデータ
１０８を出力し、異常の時には出力しない。
信号１０１とアウトプットイネーブル信号１０３とがＲ
ＡＭ１に入力され、ＲＡＭ１のＩ／Ｏ端子から読出しデ
ータ１０５が読出され切替回路２に入力される。切替回
路２の制御信号１０６は、この時読出しモードになって
いるので、入力の読出しデータ１０５をチェック回路４
へ出力する。チェック回路４において、入力した読出し
データは並列接続されたパリティチェック回路４１とフ
ラグチェック回路４２とでそれぞれパリティとフラグと
がチェックされる。それぞれのチェック出力はオア回路
４３で結合されアンド回路５に出力される。アンド回路
５の他方の入力には切替回路２の出力する読出しデータ
が入力されている。この時チェック回路４の出力が論理
値「１」が正常、論理値「０」が異常とすれば、アンド
出力はチェック回路４の出力が正常の時に読出しデータ
１０８を出力し、異常の時には出力しない。
【０００８】尚、図２に書込み時と読込み時における各
信号の波形を示したタイミングチャートを示す。
信号の波形を示したタイミングチャートを示す。
【０００９】
【発明の効果】以上説明したように本発明は、書込みデ
ータに対してチェック用のフラグを設け、読出す時にこ
のフラグをフラグチェック回路でチェックすることによ
り、パリティをハードウエア側で付加してソフトウエア
側の負担を軽減していながらソフトウエアのバグをチェ
ックできるという効果がある。
ータに対してチェック用のフラグを設け、読出す時にこ
のフラグをフラグチェック回路でチェックすることによ
り、パリティをハードウエア側で付加してソフトウエア
側の負担を軽減していながらソフトウエアのバグをチェ
ックできるという効果がある。
【図１】本発明の一実施例のブロック図を示す。
【図２】図１におけるタイミングチャートを示す。
１ ＲＡＭ ２ 切替回路 ３ パリテイ生成回路 ４ チェック回路 ５ アンド回路
Claims (1)
- 【請求項１】 データをＩ／Ｏ端子より書込みあるいは
読出すＲＡＭと、外部から書込みデータを入力しパリテ
ィを付加するパリティ生成回路と、外部からの制御信号
により入力端子より入力した前記パリティ生成回路の出
力する書込みデータを入出力端子を介し前記ＲＡＭのＩ
／Ｏ端子に出力したり前記ＲＡＭのＩ／Ｏ端子から出力
される読出しデータを前記入力端子を介し入力し出力端
子に出力したりする切替回路と、前記切替回路の出力端
子から出力される前記読出しデータを入力し前記パリテ
ィをチェックしその結果を出力するチェック回路と、前
記チェック回路の出力信号と前記切替回路の出力端子の
出力する前記読出しデータとを入力しこのアンドをとり
チェック済み読出しデータとして外部へ出力するアンド
回路とを備えるＲＡＭアクセス回路において、 前記書込みデータにソフトウエア側であらかじめ任意の
ビットにフラグを設定し、前記チェック回路は前記パリ
ティと前記フラグとをチェックしその結果を出力するこ
とを特徴とするＲＡＭアクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4128401A JPH0695975A (ja) | 1992-05-21 | 1992-05-21 | Ｒａｍアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4128401A JPH0695975A (ja) | 1992-05-21 | 1992-05-21 | Ｒａｍアクセス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0695975A true JPH0695975A (ja) | 1994-04-08 |
Family
ID=14983885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4128401A Withdrawn JPH0695975A (ja) | 1992-05-21 | 1992-05-21 | Ｒａｍアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695975A (ja) |
-
1992
- 1992-05-21 JP JP4128401A patent/JPH0695975A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |