JPS5848968A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5848968A JPS5848968A JP56148083A JP14808381A JPS5848968A JP S5848968 A JPS5848968 A JP S5848968A JP 56148083 A JP56148083 A JP 56148083A JP 14808381 A JP14808381 A JP 14808381A JP S5848968 A JPS5848968 A JP S5848968A
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- JP
- Japan
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- gate electrode
- electrode
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- implanted
- gate
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法のうち、特（こ化合物半
導体を用いたショットキ・ゲート電界効果トランジスタ
（ＦＥ″ｒ＋の改良された製造方法に関する。
導体を用いたショットキ・ゲート電界効果トランジスタ
（ＦＥ″ｒ＋の改良された製造方法に関する。
従来、例えばＧａ Ａｓショットキ・グー）ＦＥＴのゲ
ート電極としてアルミニウム（Ａｔ） 、モリブデン（
ＭＯ） 、チタン・白金・金（Ｔ ｉ／Ｐ ｔ ／Ａｕ
）などの金属が用いられていたが、これらの金属によ
るゲート電極は高温度熱処理に耐えることができず、も
し熱処理すれば素子の電気特性が失われるため、発明者
は先にチタンタングステン（Ｔｉｅ）シリサイドのよう
な高融点金属シリサイドをゲート電極として用いること
を提案した（特願昭５５−１８９５４４）。
ート電極としてアルミニウム（Ａｔ） 、モリブデン（
ＭＯ） 、チタン・白金・金（Ｔ ｉ／Ｐ ｔ ／Ａｕ
）などの金属が用いられていたが、これらの金属によ
るゲート電極は高温度熱処理に耐えることができず、も
し熱処理すれば素子の電気特性が失われるため、発明者
は先にチタンタングステン（Ｔｉｅ）シリサイドのよう
な高融点金属シリサイドをゲート電極として用いること
を提案した（特願昭５５−１８９５４４）。
このような高融点金属シリサイドをゲート電極とするシ
ョットキ・ゲートＦＥＴは８５０℃以上の熱処理にも耐
えるために、普通のＭＯ５ＦＥＴと同じように予めゲー
ト電極を設けた後、その上面から不純物イオンを注入し
、熱も理してソース領域およびドレイン領域を画定する
七〜ファライメント方式を採ることができるから、製造
工程が簡単になると共に、ゲートとソース・ドレイン間
が高濃度となり表面空乏層の影響が小さくなって伝達コ
ンダクタンス（Ｇｍ） が大きくなる利点があり、例
えば従来のリセス構造のショットキ・ゲートＦＥＴと比
べて高集積比が容易で素子特性特に動作速度が改善され
且つ再現性のよいショットキ・ゲー）ＦＥＴとなるもの
である。
ョットキ・ゲートＦＥＴは８５０℃以上の熱処理にも耐
えるために、普通のＭＯ５ＦＥＴと同じように予めゲー
ト電極を設けた後、その上面から不純物イオンを注入し
、熱も理してソース領域およびドレイン領域を画定する
七〜ファライメント方式を採ることができるから、製造
工程が簡単になると共に、ゲートとソース・ドレイン間
が高濃度となり表面空乏層の影響が小さくなって伝達コ
ンダクタンス（Ｇｍ） が大きくなる利点があり、例
えば従来のリセス構造のショットキ・ゲートＦＥＴと比
べて高集積比が容易で素子特性特に動作速度が改善され
且つ再現性のよいショットキ・ゲー）ＦＥＴとなるもの
である。
第２図はかようなショット中・ゲートＦＥＴの断面構造
図を例示しており、１は半絶縁性ＧａＡｓ基板、２はｎ
型チャネル領域、３はＴＩＷシリサイドからなるゲート
電極、４，５はそれぞれｎ中型のソース領域とドレイン
領域で、６．７はソース電極とドレイン電極である。と
ころで、このような構造のＦＥＴにお（、ｉても、又従
来のリセス構造のＦＥＴにおいても、予めチャネル領域
２を半絶縁Ｇａ Ａｓ基板ｌに形成した後に、ゲート電
極３を設ける製造工程で製造されるため、チャネル領域
２とゲート電極３との位置合わせを必要とし、その誤差
だけ寸法余裕を設けておかなければならない。これはそ
れだけ大きくなり高集積化・高密度化への制約となるも
ので、決して好ましいものではない。
図を例示しており、１は半絶縁性ＧａＡｓ基板、２はｎ
型チャネル領域、３はＴＩＷシリサイドからなるゲート
電極、４，５はそれぞれｎ中型のソース領域とドレイン
領域で、６．７はソース電極とドレイン電極である。と
ころで、このような構造のＦＥＴにお（、ｉても、又従
来のリセス構造のＦＥＴにおいても、予めチャネル領域
２を半絶縁Ｇａ Ａｓ基板ｌに形成した後に、ゲート電
極３を設ける製造工程で製造されるため、チャネル領域
２とゲート電極３との位置合わせを必要とし、その誤差
だけ寸法余裕を設けておかなければならない。これはそ
れだけ大きくなり高集積化・高密度化への制約となるも
ので、決して好ましいものではない。
本発明は初期にチャネル領域を形成することなく、ソー
ス領域およびドレイン領域と同時にチャネル領域を設け
る製造方法を提案するものであり、以下図面を参照して
詳しく説明する。
ス領域およびドレイン領域と同時にチャネル領域を設け
る製造方法を提案するものであり、以下図面を参照して
詳しく説明する。
第２図（ａ） 、 （ｂ）は本発明にか−る製造方法の
原理を説明するための図で、半絶縁性基板１にゲート電
極３が設けられ、ゲート電極３のゲート中Ｌｇ。
原理を説明するための図で、半絶縁性基板１にゲート電
極３が設けられ、ゲート電極３のゲート中Ｌｇ。
ゲート膜厚ｔｇとして、その上面から不純物イオンを注
入させるとする。その場合、イオン注入される不純物濃
度Ｎ（支）は で表わされ、式中Ｑは注入ドーズ量、Ｘは表面からの深
さ、ＲはＱが最大となる表面からの深さ、がＲをピーク
値としたガウシャン分布となることを意味しており、例
えば半絶縁性のＱａＡ１基板にＳｉイオンを注入し、注
入ドーズ量が最大となる深卆 さＲドーズをＩＱ １ｌｊ１５Ｉとすると、横方向への
Ｓｉイオンの拡がりはスの位置で１Ｑ１７／、ｊ程度と
なる。
入させるとする。その場合、イオン注入される不純物濃
度Ｎ（支）は で表わされ、式中Ｑは注入ドーズ量、Ｘは表面からの深
さ、ＲはＱが最大となる表面からの深さ、がＲをピーク
値としたガウシャン分布となることを意味しており、例
えば半絶縁性のＱａＡ１基板にＳｉイオンを注入し、注
入ドーズ量が最大となる深卆 さＲドーズをＩＱ １ｌｊ１５Ｉとすると、横方向への
Ｓｉイオンの拡がりはスの位置で１Ｑ１７／、ｊ程度と
なる。
したがって、ゲート電極の膜厚ｔｇが充分に厚くて（ｔ
ｇ）Ｒ）、ゲート電極下 等又はそれより狭い（Ｌｇ≦４λ）ときは、第２図（ａ
）に示すように不純物領域８は横に拡がってゲート電極
下にも完全に不純物が拡がってチャネル領域を形成する
。又、ゲート電極下 同等か又はそれより小さいときは、加速エネルギーの加
減によ−り第２図（ｂ）に示すようにゲート電極を透過
して、ゲート電極３の下に不純物領域８を形成し、チャ
ネル領域とすることができる。これらのチャネル領域の
不純物濃度は直接Ｇａ Ａｓ基板に打ち込まれた部分よ
り１桁程′魔の低濃度となるので熱処理すれば充分にチ
ーｒ４−ル領域の役目を果せるものである。
ｇ）Ｒ）、ゲート電極下 等又はそれより狭い（Ｌｇ≦４λ）ときは、第２図（ａ
）に示すように不純物領域８は横に拡がってゲート電極
下にも完全に不純物が拡がってチャネル領域を形成する
。又、ゲート電極下 同等か又はそれより小さいときは、加速エネルギーの加
減によ−り第２図（ｂ）に示すようにゲート電極を透過
して、ゲート電極３の下に不純物領域８を形成し、チャ
ネル領域とすることができる。これらのチャネル領域の
不純物濃度は直接Ｇａ Ａｓ基板に打ち込まれた部分よ
り１桁程′魔の低濃度となるので熱処理すれば充分にチ
ーｒ４−ル領域の役目を果せるものである。
次にその具体的な実施例を説明すると、第３図ないし第
５図は、第２図（ａ）の原理に基づく製造工程順図であ
る。第３図に示すように、クロム（Ｃｒ）をドープした
半絶縁性Ｇａ Ａｓ基板１に厚さ６０００Ｘの酸化シリ
コン膜１ｏを被着し、これを公知のプロセスでパターン
ニングして、ＦＥＴ形成領域に窓ああけをする。次いで
、第４図に示すようにＴＩ 、Ｗ。
５図は、第２図（ａ）の原理に基づく製造工程順図であ
る。第３図に示すように、クロム（Ｃｒ）をドープした
半絶縁性Ｇａ Ａｓ基板１に厚さ６０００Ｘの酸化シリ
コン膜１ｏを被着し、これを公知のプロセスでパターン
ニングして、ＦＥＴ形成領域に窓ああけをする。次いで
、第４図に示すようにＴＩ 、Ｗ。
Ｓｉ合金、例えば（Ｔｉ Ｏ，３Ｗｏ、７） Ｓｉｔか
らなる合金をスパッタ法にて被着して、膜厚６０００に
の合金膜を形成し、これをＣＦ４＋ ０２ （５％）
をエツチング剤とするドライエツチング法にてパター
ンニングしてゲート長ｏ、ｓ ＃Ｉのダート電極１１を
形成した後、その上面からイオン注入法を適用し、加速
エネルギー２５０Ｋｅｙ＋ ドーズｌ ２．２ Ｘ
１０’／−としてＳｉイオンを注入する。次いで、第５
図に示すように、例えば温度８５０℃１時ｍ１５分の熱
処理を行なうと、ｎ中型のソース領域１２およびドレイ
ン頭領１３と同時に横方向に拡がったＳｉイオンがチャ
ネル領域１４を形成し、更（こ公知のプロセスでｎ”ｆ
ｆｌ領域１２．１３上にソース電極１４、ドレイン電極
巧を形成する。電極材料としてはＡｕＧｅ／Ａｕを使用
し、膜厚は３０００Ｘ程度とする。このようにして製造
したＦＥＴで、ゲート巾１ｕ当りの伝達コンダクタンス
１２０＋＋＋ｓを得ることができる。
らなる合金をスパッタ法にて被着して、膜厚６０００に
の合金膜を形成し、これをＣＦ４＋ ０２ （５％）
をエツチング剤とするドライエツチング法にてパター
ンニングしてゲート長ｏ、ｓ ＃Ｉのダート電極１１を
形成した後、その上面からイオン注入法を適用し、加速
エネルギー２５０Ｋｅｙ＋ ドーズｌ ２．２ Ｘ
１０’／−としてＳｉイオンを注入する。次いで、第５
図に示すように、例えば温度８５０℃１時ｍ１５分の熱
処理を行なうと、ｎ中型のソース領域１２およびドレイ
ン頭領１３と同時に横方向に拡がったＳｉイオンがチャ
ネル領域１４を形成し、更（こ公知のプロセスでｎ”ｆ
ｆｌ領域１２．１３上にソース電極１４、ドレイン電極
巧を形成する。電極材料としてはＡｕＧｅ／Ａｕを使用
し、膜厚は３０００Ｘ程度とする。このようにして製造
したＦＥＴで、ゲート巾１ｕ当りの伝達コンダクタンス
１２０＋＋＋ｓを得ることができる。
次に、第６図ないし第８図は第２図（ｂ）の原理（こ基
づく製造工程順図で、第６図に示すように半絶縁性Ｇａ
Ａｓ基板１に厚さ６００偵の酸化シリコン膜１０を被
着し、公知のプロセスでこれをパターンニングして、Ｆ
ＥＴ形成領域を窓あけする。次いで、第７図に示すよう
にスパッタ法にてＴｉＷＳｉ合金を被着して、膜厚２０
（１０又の合金膜を形成し、これをＣＦ、 ＋ Ｏｒ
（５４，）をエツチング剤としてドライエツチング法に
てパターンニングして、ゲート長１μｍのゲート電極２
１を形成した後、その上面からイオン注入法にて、加速
工斗ルギー１７５Ｋｅｖ 、ドーズ量１．７ Ｘ １０
１３／ｌとしてＳｉイオンを注入する。次いで第８図に
示すように、例えば８５０℃、 １５分の熱処理を行な
うと、ｎ＋型のソース領域２２オよびドレイン領域２３
と同時に、ゲート電極を透過したＳｉイオンがチャネル
領域２４を形成し、更に公知のプロセスでｎゝ型領領域
２２２３上に膜厚３０００Ｘのソース電極１４、ドレイ
ン電４ｔｓを形成する。このようにして製造したＦＥＴ
により、ゲート巾１ｍ当りの伝達コンダクタンス１００
叫を得た。
づく製造工程順図で、第６図に示すように半絶縁性Ｇａ
Ａｓ基板１に厚さ６００偵の酸化シリコン膜１０を被
着し、公知のプロセスでこれをパターンニングして、Ｆ
ＥＴ形成領域を窓あけする。次いで、第７図に示すよう
にスパッタ法にてＴｉＷＳｉ合金を被着して、膜厚２０
（１０又の合金膜を形成し、これをＣＦ、 ＋ Ｏｒ
（５４，）をエツチング剤としてドライエツチング法に
てパターンニングして、ゲート長１μｍのゲート電極２
１を形成した後、その上面からイオン注入法にて、加速
工斗ルギー１７５Ｋｅｖ 、ドーズ量１．７ Ｘ １０
１３／ｌとしてＳｉイオンを注入する。次いで第８図に
示すように、例えば８５０℃、 １５分の熱処理を行な
うと、ｎ＋型のソース領域２２オよびドレイン領域２３
と同時に、ゲート電極を透過したＳｉイオンがチャネル
領域２４を形成し、更に公知のプロセスでｎゝ型領領域
２２２３上に膜厚３０００Ｘのソース電極１４、ドレイ
ン電４ｔｓを形成する。このようにして製造したＦＥＴ
により、ゲート巾１ｍ当りの伝達コンダクタンス１００
叫を得た。
以上が実施例の説明であるが、これから明らかなように
本発明は高融点金属シリサイドをゲート電極としたショ
ットキ・ゲー）ＦＥＴにおし１て、チャネル領域をも同
時にセルフアライメント方式で形成させる製造方法であ
り、製造工程が簡易化されることは勿論、一層高密度化
°・高集積化され曵その動作が高速となる。更には、前
記の第３図ないし第５図で説明した製法はゲート電極の
ゲート長を極めて小さくすることが特色であるから、従
来の飽和型ＦＥＴとしてのみならず、非飽和型ＦＥＴと
しての動作をも可能として、更に高速化がはかれるもの
である。
本発明は高融点金属シリサイドをゲート電極としたショ
ットキ・ゲー）ＦＥＴにおし１て、チャネル領域をも同
時にセルフアライメント方式で形成させる製造方法であ
り、製造工程が簡易化されることは勿論、一層高密度化
°・高集積化され曵その動作が高速となる。更には、前
記の第３図ないし第５図で説明した製法はゲート電極の
ゲート長を極めて小さくすることが特色であるから、従
来の飽和型ＦＥＴとしてのみならず、非飽和型ＦＥＴと
しての動作をも可能として、更に高速化がはかれるもの
である。
尚、前記説明で注入イオンの分散量λは定駿的には注入
イオン種に関係するため、その不純物イオンの種類によ
り横方向への拡がりは少し相違力；あるが、その質量と
基板材料との関係を勘案してゲート長を選択することに
より第３図ないし第５図に説明した本発明にか振る製造
方法は支障なく行なわれる。
イオン種に関係するため、その不純物イオンの種類によ
り横方向への拡がりは少し相違力；あるが、その質量と
基板材料との関係を勘案してゲート長を選択することに
より第３図ないし第５図に説明した本発明にか振る製造
方法は支障なく行なわれる。
第１図は従来のセルレフアライメント形ショットキ・ゲ
ートＦＥＴの断「；（図、第２図（ａ） 、 （ｂ）は
本発明の製造原理を説明する断面図、第３図ないし第５
図および第６図ないし第８図は本発明にかＮる製造工程
順図である。 図中、１は半絶縁Ｇａ Ａｓ基板、２ 、１４ 、２４
はチャネル領域、３ 、１１ 、２１はゲート電極、４
．１２、ρはソース領域、５．１３．２３はドレイン領
域、６゜１４はソース電極、７．１５はドレイン電極、
８は不純物領域、１０は酸化シリコン膜を示す。 第１・Ｌｌ 第２１１ 第３閏 ０ 第４図 第７閏 ｎ
ートＦＥＴの断「；（図、第２図（ａ） 、 （ｂ）は
本発明の製造原理を説明する断面図、第３図ないし第５
図および第６図ないし第８図は本発明にかＮる製造工程
順図である。 図中、１は半絶縁Ｇａ Ａｓ基板、２ 、１４ 、２４
はチャネル領域、３ 、１１ 、２１はゲート電極、４
．１２、ρはソース領域、５．１３．２３はドレイン領
域、６゜１４はソース電極、７．１５はドレイン電極、
８は不純物領域、１０は酸化シリコン膜を示す。 第１・Ｌｌ 第２１１ 第３閏 ０ 第４図 第７閏 ｎ
Claims (2)
- （１） 半絶縁性の化合物半導体基板上に高融点金属
シリサイドのショットキ・ゲート電極を形成し、次いで
該ゲート電極をマスクとして、該化合物半導体基板に不
純物原子を注入し、ソース領域およびドレイン領域を形
成すると共、に、横方向へも不純物が広がって、チャ滲
ル領域が同時に形成される工程が含まれることを特徴と
する半導体装置の製造方法１゜ - （２） 半絶縁性の化合物半導体基板上に高融点金属
シリサイドのショットキ・ゲート電極を形成し、次いで
該化合物半導体基板に不純物原子を注入し、ソース領域
およびドレイン領域を形成すると共に、該不純物原子が
前記ゲート電極を透過して、チャイ・ル領域が同時に形
成される工程が含まれることを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56148083A JPS5848968A (ja) | 1981-09-18 | 1981-09-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56148083A JPS5848968A (ja) | 1981-09-18 | 1981-09-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5848968A true JPS5848968A (ja) | 1983-03-23 |
Family
ID=15444844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56148083A Pending JPS5848968A (ja) | 1981-09-18 | 1981-09-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848968A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6118181A (ja) * | 1984-06-29 | 1986-01-27 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体装置の製造方法 |
| US5010034A (en) * | 1989-03-07 | 1991-04-23 | National Semiconductor Corporation | CMOS and bipolar fabrication process using selective epitaxial growth scalable to below 0.5 micron |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS499914A (ja) * | 1972-03-30 | 1974-01-29 | ||
| JPS4953780A (ja) * | 1972-09-28 | 1974-05-24 | ||
| JPS5310265A (en) * | 1976-07-15 | 1978-01-30 | Mitsubishi Electric Corp | Impurity diffusion method |
| JPS5655074A (en) * | 1979-10-11 | 1981-05-15 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Schottky barrier gate type field effect transistor |
-
1981
- 1981-09-18 JP JP56148083A patent/JPS5848968A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS499914A (ja) * | 1972-03-30 | 1974-01-29 | ||
| JPS4953780A (ja) * | 1972-09-28 | 1974-05-24 | ||
| JPS5310265A (en) * | 1976-07-15 | 1978-01-30 | Mitsubishi Electric Corp | Impurity diffusion method |
| JPS5655074A (en) * | 1979-10-11 | 1981-05-15 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Schottky barrier gate type field effect transistor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6118181A (ja) * | 1984-06-29 | 1986-01-27 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体装置の製造方法 |
| US5010034A (en) * | 1989-03-07 | 1991-04-23 | National Semiconductor Corporation | CMOS and bipolar fabrication process using selective epitaxial growth scalable to below 0.5 micron |
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