JPH02281618A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02281618A JPH02281618A JP10242389A JP10242389A JPH02281618A JP H02281618 A JPH02281618 A JP H02281618A JP 10242389 A JP10242389 A JP 10242389A JP 10242389 A JP10242389 A JP 10242389A JP H02281618 A JPH02281618 A JP H02281618A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 238000000576 coating method Methods 0.000 claims abstract description 28
- 239000011248 coating agent Substances 0.000 claims abstract description 27
- 238000005468 ion implantation Methods 0.000 claims abstract description 20
- 229910052751 metal Inorganic materials 0.000 claims abstract description 15
- 239000002184 metal Substances 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 12
- 238000002955 isolation Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 9
- 238000004544 sputter deposition Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 3
- 238000005516 engineering process Methods 0.000 claims description 3
- 238000000206 photolithography Methods 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 10
- 230000015572 biosynthetic process Effects 0.000 abstract description 8
- 229910052796 boron Inorganic materials 0.000 abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 4
- 150000003377 silicon compounds Chemical class 0.000 abstract description 3
- 150000002500 ions Chemical class 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 36
- 238000009792 diffusion process Methods 0.000 description 35
- 229910052782 aluminium Inorganic materials 0.000 description 25
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 25
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical group [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- 229910052719 titanium Inorganic materials 0.000 description 8
- -1 boron ions Chemical class 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 239000003960 organic solvent Substances 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000009331 sowing Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にイオン注入
に用いる導電性マスクの形成方法に関する。
に用いる導電性マスクの形成方法に関する。
第３図を用いて、Ｎ型シリコン基板１．Ｐ−ウェル２か
ら構成されるＣＭＯ９でのＰ＋拡散層８の形成を例にと
り、従来の技術を説明する。
ら構成されるＣＭＯ９でのＰ＋拡散層８の形成を例にと
り、従来の技術を説明する。
所定のＰ−ウェル２を備えたＮ型シリコン基板１の表面
が素子間分離の酸化膜３．ゲート酸化膜４、ゲート電極
５．およびゲート電極５の表面を酸化した酸化膜６によ
って覆われているとき、その上面にスパッタ法により約
１μｍのアルミニウム膜７を形成し、ホトリソグラフィ
技術によりＰ１拡散層８を形成する部分のアルミニウム
膜７を除去し、？０ｋｅｙのエネルギーで５ Ｘ １０
１５ｃ ｍ −２のボロンのイオン注入によりＰ＋拡散
層８を形成する。
が素子間分離の酸化膜３．ゲート酸化膜４、ゲート電極
５．およびゲート電極５の表面を酸化した酸化膜６によ
って覆われているとき、その上面にスパッタ法により約
１μｍのアルミニウム膜７を形成し、ホトリソグラフィ
技術によりＰ１拡散層８を形成する部分のアルミニウム
膜７を除去し、？０ｋｅｙのエネルギーで５ Ｘ １０
１５ｃ ｍ −２のボロンのイオン注入によりＰ＋拡散
層８を形成する。
この条件でのイオン注入の場合、１ｃｍ２当りの電荷量
が数クーロンあるため、アルミニウム膜７などの金属製
マスクを導電性マスクとして用いることが必要である。
が数クーロンあるため、アルミニウム膜７などの金属製
マスクを導電性マスクとして用いることが必要である。
上述した選択的にイオン注入する際の従来の導電性マス
クの形成方法は、スパッタ法により堆積したアルミニウ
ム膜７をそのままの状態で用いるため、パターンの微細
化に伴ない、アルミニウム膜７のステ・ソアカバレッジ
が極端に悪くなる部分が発生するという欠点がある。
クの形成方法は、スパッタ法により堆積したアルミニウ
ム膜７をそのままの状態で用いるため、パターンの微細
化に伴ない、アルミニウム膜７のステ・ソアカバレッジ
が極端に悪くなる部分が発生するという欠点がある。
前述のＣＭＯＳのＰ＋拡散層形成のためのイオ注入を行
なう際の導電性マスクは、ゲート電極５、素子間分離の
酸化膜３等による表面の凹凸の平坦化を行なわずに、形
成しなければならない。
なう際の導電性マスクは、ゲート電極５、素子間分離の
酸化膜３等による表面の凹凸の平坦化を行なわずに、形
成しなければならない。
その結果、例えばゲート電極５およびゲート電極表面の
酸化膜６による段差が０．５μｍある場合、ゲート電極
側面下端部近傍９ａでのアルミニウム膜７の膜厚は、０
．２〜０．３μｍとなる。また、メモリセルアレイのよ
うに、ゲート電極に挟まれた部分９ｂが狭い場合も同様
に、アルミニウム膜７は薄くなり、例えば、ゲート電極
に挟まれた部分９ｂが１μｍの場合、この部分でのアル
ミニウム膜７の膜厚は、約０．２μｍとなる。
酸化膜６による段差が０．５μｍある場合、ゲート電極
側面下端部近傍９ａでのアルミニウム膜７の膜厚は、０
．２〜０．３μｍとなる。また、メモリセルアレイのよ
うに、ゲート電極に挟まれた部分９ｂが狭い場合も同様
に、アルミニウム膜７は薄くなり、例えば、ゲート電極
に挟まれた部分９ｂが１μｍの場合、この部分でのアル
ミニウム膜７の膜厚は、約０．２μｍとなる。
この状態でＰ＋拡散層８形成のためのボロンのイオン注
入を行なう場合について説明する。注入条件がエネルギ
ー７０ｋｅｖ、ドース量５Ｘ １０！５ｃｍ−２とすれ
ば、アルミニウムに対する投影飛程Ｒ，は約０．２μｍ
となるため、上述のゲート電極側面下端部近傍９ａおよ
びゲート電極に挟まれた部分９ｂのアルミニウム膜７の
膜厚はイオン注入マスクとしては不十分となり、ボロン
の突き抜けが起こり、Ｐ−ウェル２の領域内での不要な
Ｐ＋拡散層、すなわち、ゲート電極側面下端部近傍９ａ
の下部におけるＰ＋拡散層８ａ、ゲート電極に挟まれた
部分９ｂの下部におけるＰ＋拡散層８ｂが、形成される
。
入を行なう場合について説明する。注入条件がエネルギ
ー７０ｋｅｖ、ドース量５Ｘ １０！５ｃｍ−２とすれ
ば、アルミニウムに対する投影飛程Ｒ，は約０．２μｍ
となるため、上述のゲート電極側面下端部近傍９ａおよ
びゲート電極に挟まれた部分９ｂのアルミニウム膜７の
膜厚はイオン注入マスクとしては不十分となり、ボロン
の突き抜けが起こり、Ｐ−ウェル２の領域内での不要な
Ｐ＋拡散層、すなわち、ゲート電極側面下端部近傍９ａ
の下部におけるＰ＋拡散層８ａ、ゲート電極に挟まれた
部分９ｂの下部におけるＰ＋拡散層８ｂが、形成される
。
Ｐ＋拡散層８ａおよびＰ＋拡散層８ｂは、Ｎ−チャンナ
ルのソース・ドレイン形成の予定領域に含まれており、
例えば、ヒ素によるイオン注入によりＮ＋拡散層を形成
すると、Ｐ＋拡散層８ａおよびＰ＋拡散層８ｂの部分で
のＮ＋拡散層に対する逆バイアスリーク電流が増大する
。
ルのソース・ドレイン形成の予定領域に含まれており、
例えば、ヒ素によるイオン注入によりＮ＋拡散層を形成
すると、Ｐ＋拡散層８ａおよびＰ＋拡散層８ｂの部分で
のＮ＋拡散層に対する逆バイアスリーク電流が増大する
。
以上、ＣＭＯＳにおけるＰ＋拡散層の形成に関してのべ
たが、Ｎ＋拡散層の形成に際しても、Ｐチャンネル側で
、同種の問題が発生する。
たが、Ｎ＋拡散層の形成に際しても、Ｐチャンネル側で
、同種の問題が発生する。
なお、上述の従来技術の他に、ステ・ツブ・カバレッジ
の悪化の問題の生じない導電性マスクとしては、バイア
ススパ・ツタ法によるアルミニウム。
の悪化の問題の生じない導電性マスクとしては、バイア
ススパ・ツタ法によるアルミニウム。
導電性ホトレジストが提案されている。
しかし、バイアススパッタ法によるアルミニウムの堆積
は、下地の形状や表面状態に大きく左右されるため、ボ
イド等の発生なしにウェハ全面に安定した形状でアルミ
ニウムを堆積するのが非常に困難であり実用的ではない
。
は、下地の形状や表面状態に大きく左右されるため、ボ
イド等の発生なしにウェハ全面に安定した形状でアルミ
ニウムを堆積するのが非常に困難であり実用的ではない
。
また、導電性ホトレジストは、通常のホトレジストと比
較すれば、大幅に抵抗率が低下してはいるが、アルミニ
ウム等の金属マスクに比べると、抵抗率が数桁大きく、
イオン注入の際の電荷の蓄積の防止には不十分である。
較すれば、大幅に抵抗率が低下してはいるが、アルミニ
ウム等の金属マスクに比べると、抵抗率が数桁大きく、
イオン注入の際の電荷の蓄積の防止には不十分である。
本発明の半導体装置の製造方法は、ＣＭＯ５半導体装置
の拡散層を選択的イオン注入により形成するに際し、導
電性マスクの形成を、スパッタ法による金属膜を堆積す
る工程と、金属堆積膜表面に塗布法により塗布膜を形成
する工程と、金属膜の膜厚が薄くなっている凹部にのみ
塗布膜を残存させる塗布膜のエツチング工程と、イオン
注入する部分に存在する金属膜および塗布膜をホトリソ
グラフィ技術により除去する工程から、構成される。
の拡散層を選択的イオン注入により形成するに際し、導
電性マスクの形成を、スパッタ法による金属膜を堆積す
る工程と、金属堆積膜表面に塗布法により塗布膜を形成
する工程と、金属膜の膜厚が薄くなっている凹部にのみ
塗布膜を残存させる塗布膜のエツチング工程と、イオン
注入する部分に存在する金属膜および塗布膜をホトリソ
グラフィ技術により除去する工程から、構成される。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は第１の実施例の工程順縦断面図
である。以下、本発明をＣＭＯ３半導体装置のＰ＋拡散
層形成のためのボロンイオン注入に適用した例について
説明する。
である。以下、本発明をＣＭＯ３半導体装置のＰ＋拡散
層形成のためのボロンイオン注入に適用した例について
説明する。
第１図（ａ）に示すように、素子間分離の酸化膜３．ゲ
ート酸化膜４．ゲート電極５．ゲート電極５の表面の酸
化膜６を上面に備えなＰ−ウエル２を有するＮ型シリコ
ン基板１の表面に、スパッタ法により約１μｍのアルミ
ニウム膜７を堆積する。
ート酸化膜４．ゲート電極５．ゲート電極５の表面の酸
化膜６を上面に備えなＰ−ウエル２を有するＮ型シリコ
ン基板１の表面に、スパッタ法により約１μｍのアルミ
ニウム膜７を堆積する。
ここで、ゲート電極５およびゲート電極５の表面の酸化
膜６による段差が約０．５μｍあり、ゲート電極間隔が
１μｍであるとき、ゲート電極側面下端部近傍９ａでの
アルミニウム膜７の膜厚は０．２〜０．３μｍとなり、
ゲート電極に挟まれた部分９ｂでのアルミニウム膜７の
膜厚は約０．２μｍとなる。
膜６による段差が約０．５μｍあり、ゲート電極間隔が
１μｍであるとき、ゲート電極側面下端部近傍９ａでの
アルミニウム膜７の膜厚は０．２〜０．３μｍとなり、
ゲート電極に挟まれた部分９ｂでのアルミニウム膜７の
膜厚は約０．２μｍとなる。
次に、第１図（ｂ）に示すように、アルミニウム膜７の
表面に、有機シリコン化合物を有機溶剤に溶かし溶液を
塗布し、３００℃、Ｎ２雰囲気中で６０分間ベークし、
塗布膜１０（ＳＯＧ、スピン・オン・グラス）を形成す
る。その後、異方性ドライエツチング法により、平坦部
でアルミニウム膜７が露出し、かつ、凹部では塗布膜Ｉ
Ｏが残るまでエツチングする。
表面に、有機シリコン化合物を有機溶剤に溶かし溶液を
塗布し、３００℃、Ｎ２雰囲気中で６０分間ベークし、
塗布膜１０（ＳＯＧ、スピン・オン・グラス）を形成す
る。その後、異方性ドライエツチング法により、平坦部
でアルミニウム膜７が露出し、かつ、凹部では塗布膜Ｉ
Ｏが残るまでエツチングする。
次に、第１図（ｃ）に示すように、ホトレジストｌｌを
用いて、Ｐ−チャンネル・トランジスタを含むＰ１拡散
層形成予定領域上のアルミニウム膜７および残留した塗
布膜ｌＯを、エンチング除去する。
用いて、Ｐ−チャンネル・トランジスタを含むＰ１拡散
層形成予定領域上のアルミニウム膜７および残留した塗
布膜ｌＯを、エンチング除去する。
次に、第１図（ｄ）に示すようにホトレジスト１１を剥
離し、Ｐ＋拡散層を形成するためのボロンのイオン注入
を、エネルギー７０ｋｅｖ、ドース量５×１０１５ｃｍ
−２で行ない、Ｐ＋拡散層８を形成する。
離し、Ｐ＋拡散層を形成するためのボロンのイオン注入
を、エネルギー７０ｋｅｖ、ドース量５×１０１５ｃｍ
−２で行ない、Ｐ＋拡散層８を形成する。
このとき、Ｎ＋拡拡散層形成予定領土上アルミニウム膜
７の凹部が存在しても、塗布膜１０が残留しているため
、イオン注入マスクとしての膜厚は投影飛程ＲＰより厚
くなり、Ｎ＋拡拡散層形成予定領土上おけるＰ＋拡散層
の形成は、起らなかった。
７の凹部が存在しても、塗布膜１０が残留しているため
、イオン注入マスクとしての膜厚は投影飛程ＲＰより厚
くなり、Ｎ＋拡拡散層形成予定領土上おけるＰ＋拡散層
の形成は、起らなかった。
また、イオン注入用の導電性マスクとしてのアルミニウ
ム膜７は四部を除いて表面が露出しているため、イオン
注入による電荷の蓄積も避けられた。
ム膜７は四部を除いて表面が露出しているため、イオン
注入による電荷の蓄積も避けられた。
次に、イオン注入のマスクとして用いた塗布膜１０およ
びアルミニウム膜７を順次エツチング除去する。ここで
、塗布膜ｌθの工・ソチングの際に、露出しているゲー
ト酸化膜４およびゲート電極表面の酸化膜６も多少エツ
チングされること、ゲート酸化膜４．ゲート電極表面の
酸化膜６．素子間分離の酸化膜３の表面層の汚染、など
を考慮して、表面に露出したゲート酸化膜４ならびにゲ
ート電極表面の酸化膜６．および素子間分離の酸化膜３
の表面層をエツチング除去し、再酸化して酸化膜１２を
形成し第１図（ｅ）に示す構造を得る。
びアルミニウム膜７を順次エツチング除去する。ここで
、塗布膜ｌθの工・ソチングの際に、露出しているゲー
ト酸化膜４およびゲート電極表面の酸化膜６も多少エツ
チングされること、ゲート酸化膜４．ゲート電極表面の
酸化膜６．素子間分離の酸化膜３の表面層の汚染、など
を考慮して、表面に露出したゲート酸化膜４ならびにゲ
ート電極表面の酸化膜６．および素子間分離の酸化膜３
の表面層をエツチング除去し、再酸化して酸化膜１２を
形成し第１図（ｅ）に示す構造を得る。
以上、Ｎ型基板、Ｐ−ウェルを有するＣＭＯＳのＰ＋拡
散層の形成に関して延べたが、本発明はこれに限定され
るものではなく、Ｎ＋＋散層の形成に関しても、本発明
は適用出来、いわゆるツイン・ウェルに関しても同様で
ある。
散層の形成に関して延べたが、本発明はこれに限定され
るものではなく、Ｎ＋＋散層の形成に関しても、本発明
は適用出来、いわゆるツイン・ウェルに関しても同様で
ある。
すなわち、ＣＭＯＳの製造に際し、ソース・ドレインの
形成のときに、表面の段差が激しい場合に、本発明は適
用出来る。
形成のときに、表面の段差が激しい場合に、本発明は適
用出来る。
第２図は本発明の第２の実施例の縦断面図である。
第２の実施例は、第１の実施例におけるイオン注入用の
導電性マスクとしてのアルミニウム膜７を、チタニウム
膜１３に置き換えた実施例である。
導電性マスクとしてのアルミニウム膜７を、チタニウム
膜１３に置き換えた実施例である。
素子間分離の酸化膜３．ゲート酸化膜４．ゲーＩ・電極
５．ゲート電極５の表面の酸化膜６を上面に備えたＰ−
ウェル２を有するＮ型シリコン基板１の表面に、スパッ
タ法により約１μｍのチタニウム膜１３を堆積する。
５．ゲート電極５の表面の酸化膜６を上面に備えたＰ−
ウェル２を有するＮ型シリコン基板１の表面に、スパッ
タ法により約１μｍのチタニウム膜１３を堆積する。
次に、チタニウム膜１３の表面に、有機シリコン化合物
を有機溶剤に溶かした溶液を塗布し、３００”Ｃ，Ｎ２
雰囲気中で６０分間ベークしてから、さらに、８００℃
、Ｎ２雰囲気中で６０分ベークし、塗布膜１０（ＳＯＧ
、スピン・オ〉゛・グラス）を形成する。
を有機溶剤に溶かした溶液を塗布し、３００”Ｃ，Ｎ２
雰囲気中で６０分間ベークしてから、さらに、８００℃
、Ｎ２雰囲気中で６０分ベークし、塗布膜１０（ＳＯＧ
、スピン・オ〉゛・グラス）を形成する。
その後、異方性ドライエツチング法により、平坦部でチ
タニウム膜１３が露出し、がっ、凹部では塗布膜１０が
残るまでエツチングする。
タニウム膜１３が露出し、がっ、凹部では塗布膜１０が
残るまでエツチングする。
次に、ホトレジスト１１を用いて、Ｐ−チャンネル・ト
ランジスタを含むＰ＋拡散層形成予定領域上のチタニウ
ム膜１３および残留した塗布膜１０を、工〉′チング除
去し、ホトレジスト１１を除去した後、Ｐ＋拡散層を形
成するためのボロンのイオン注入を、エネルギー７０ｋ
ｅｖ、ドース量５ Ｘ １０１５ｃｍ−２で行ない、Ｐ
＋拡散層８を形成し、第２図に示す構造を得る。
ランジスタを含むＰ＋拡散層形成予定領域上のチタニウ
ム膜１３および残留した塗布膜１０を、工〉′チング除
去し、ホトレジスト１１を除去した後、Ｐ＋拡散層を形
成するためのボロンのイオン注入を、エネルギー７０ｋ
ｅｖ、ドース量５ Ｘ １０１５ｃｍ−２で行ない、Ｐ
＋拡散層８を形成し、第２図に示す構造を得る。
次に、第１の実施例と同様に、イオン注入のマスクとし
て用いた塗布膜ＩＯおよびチタニウム膜７を順次エツチ
ング除去し、表面に露出したゲート酸化膜４ならびにゲ
ート電極表面の酸化膜６．および素子間分離の酸化膜３
の表面層をエツチング除去し、再酸化膜を形成する。
て用いた塗布膜ＩＯおよびチタニウム膜７を順次エツチ
ング除去し、表面に露出したゲート酸化膜４ならびにゲ
ート電極表面の酸化膜６．および素子間分離の酸化膜３
の表面層をエツチング除去し、再酸化膜を形成する。
チタニウム膜を用いる利点としては、途中工程における
処理温度の自由度が大きくなるという点にある。
処理温度の自由度が大きくなるという点にある。
以上説明したように本発明は、表面の凹凸が激しい状態
での０ＭＯ８におけるイオン注入による拡散層の形成時
に、イオン注入マスク用の導電性マスクとして金属堆積
積膜用い、金属堆積積膜の四部に塗布膜（ＳＯＧ）を形
成することにより、−導電型の拡散層が逆導電型の拡散
層形成予定領域内もしくは逆導電型拡散層内に形成され
ることは避けられ、拡散層における逆バイアスリーク電
流の増大を防止出来る。
での０ＭＯ８におけるイオン注入による拡散層の形成時
に、イオン注入マスク用の導電性マスクとして金属堆積
積膜用い、金属堆積積膜の四部に塗布膜（ＳＯＧ）を形
成することにより、−導電型の拡散層が逆導電型の拡散
層形成予定領域内もしくは逆導電型拡散層内に形成され
ることは避けられ、拡散層における逆バイアスリーク電
流の増大を防止出来る。
第１図（ａ）〜（ｅ）は本発明の第１の実施例の縦断面
図、第２図は第２の実施例の縦断面図、第３図は従来技
術の縦断面図を示す。 １・・・Ｎ型シリコン基板、２・・・Ｐ−ウェル、３・
・・素子間分離の酸化膜、４・・・ゲート酸化膜、５・
・・ゲート電極、６・・・ゲート電極表面の酸化膜、７
・・・アルミニウム膜、８Ｊａ、８ｂ・・・Ｐ＋拡散層
、９ａ・・・ゲート電極側面下端部近傍、９ｂ・・・ゲ
ート電極に挟まれた部分、ＩＯ・・・塗布膜（ＳＯＧ）
、１１・・・ホトレジスト、１２・・・酸化膜、Ｉ３・
・・チタニウム膜。
図、第２図は第２の実施例の縦断面図、第３図は従来技
術の縦断面図を示す。 １・・・Ｎ型シリコン基板、２・・・Ｐ−ウェル、３・
・・素子間分離の酸化膜、４・・・ゲート酸化膜、５・
・・ゲート電極、６・・・ゲート電極表面の酸化膜、７
・・・アルミニウム膜、８Ｊａ、８ｂ・・・Ｐ＋拡散層
、９ａ・・・ゲート電極側面下端部近傍、９ｂ・・・ゲ
ート電極に挟まれた部分、ＩＯ・・・塗布膜（ＳＯＧ）
、１１・・・ホトレジスト、１２・・・酸化膜、Ｉ３・
・・チタニウム膜。
Claims (1)
- 一導電型の半導体基板の一主面が所定の絶縁分離用の
酸化膜、ゲート酸化膜、および表面を酸化したゲート電
極により覆われ、すくなくとも前記半導体基板とは逆導
電型の所定のウェル層を有する半導体基板の表面に、ス
パッタ法により金属膜を堆積する工程と、前記金属膜の
表面に塗布法により塗布膜を形成する工程と、前記金属
膜の膜厚が薄くなっている凹部にのみ前記塗布膜を残存
させる塗布膜のエッチング工程と、イオン注入する部分
に存在する前記金属膜および前記塗布膜をホトリソグラ
フィ技術により除去す工程とにより、前記金属膜および
所定の凹部の前記塗布膜からなるイオン注入用のマスク
を形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10242389A JPH02281618A (ja) | 1989-04-21 | 1989-04-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10242389A JPH02281618A (ja) | 1989-04-21 | 1989-04-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02281618A true JPH02281618A (ja) | 1990-11-19 |
Family
ID=14327045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10242389A Pending JPH02281618A (ja) | 1989-04-21 | 1989-04-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02281618A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179866A (ja) * | 2004-12-20 | 2006-07-06 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
-
1989
- 1989-04-21 JP JP10242389A patent/JPH02281618A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179866A (ja) * | 2004-12-20 | 2006-07-06 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
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