JPH0228332A - 自己整合型ゲートプロセス - Google Patents

自己整合型ゲートプロセス

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JPH0228332A
JPH0228332A JP63250012A JP25001288A JPH0228332A JP H0228332 A JPH0228332 A JP H0228332A JP 63250012 A JP63250012 A JP 63250012A JP 25001288 A JP25001288 A JP 25001288A JP H0228332 A JPH0228332 A JP H0228332A
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JP
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gate
drain
resist
source
region
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JP63250012A
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English (en)
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Kakihana Sanehiko
サネヒコ　カキハナ
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Eneos Corp
Menlo Industries Inc
Original Assignee
Nippon Mining Co Ltd
Menlo Industries Inc
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/061—Manufacture or treatment of FETs having Schottky gates
    • H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
    • H10D30/0614—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs using processes wherein the final gate is made after the completion of the source and drain regions, e.g. gate-last processes using dummy gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
    • H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
    • H10D64/0125—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors characterised by the sectional shape, e.g. T or inverted T
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/14—Schottky barrier contacts

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 伎先分互 本発明は電界効果トランジスタ装置の分野に関するもの
であって、更に詳細には、ガリウム砒素電界効果トラン
ジスタ装置及びその製造方法に関するものである。
更末技先 Ｇ　ａ　Ａ　ｓ電界効果トランジスタを製造する場合。
この様な装置の飽和出力パワーを制限する最も顕著な要
因の１つは、ドレイン・ゲートアバランシェブレークダ
ウン電圧である。十分に高いドレイン・ゲートブレーク
ダウン電圧を持つためには、最小のドレインとゲートと
の間隔を維持せねばならない。高パワー及び高周波数を
得る為に使用される如き櫛歯噛み合わせレイアウトにお
いて、リソグラフィプロセスにおける不整合はドレイン
・ゲート間隔の分布を発生させる。この分布における最
小のドレイン・ゲート間隔は、全電界効果トランジスタ
（ＦＥＴ）のブレークダウン電圧を制限する。最大の整
合エラーによって発生される最小ドレイン・ゲート間隔
が適切なブレークダウン電圧を与える様なレイアウトを
設計することが可能ではあるが、その様なレイアウトに
おいては、ドレイン・ソース間隔、従ってチャンネル抵
抗は不必要に大きくなる。チャンネル抵抗が大きければ
大きい程、折点電圧（ｋｎｅｅ　ｖｏｌｔａｇｅ）、即
ちｌ”　ＥＴのリニア領域と飽和領域とが交差する個所
における電圧は一層大きくなる。Ｇ　ａ　Ａ　ｓ　Ｆ　
Ｅ　Ｔの飽和出力パワーは、ドレイン・ゲートブレーク
ダウン電圧と与えられたドレイン・ソース飽和電流に対
しての折点電圧との間の差異に比例する。従って、Ｇａ
ＡｓＦＥＴのパワー性能は１ｇ１合エラーを補償する為
に大きなドレイン・ソース間隔が選択される場合には妥
協される。更に、この様なレイアウトにおいて、最小の
ドレイン・グー１−間隔を有する櫛歯噛み合いレイアウ
トにおけるフィンガーは、最大のゲート・ソース間隔を
持っている。
大きなゲート・ソース間隔は、大きなソース抵抗となり
、それは、更に、ＦＥＴの周波数応答を劣化させる。
１個以上のＦＥＴが使用され且つウェハ歩留が究極的な
重要事項であるモノリシックマイクロ波集積回路（ＭＭ
ＩＣ）の場合、ウェハ当たりより少ない数のＭＭ　Ｉ　
Ｃを製造することが可能であるので、非−様及び非再現
性可能周波数及びパワー性能は、不必要な設計繰返し及
び許容不可能な歩留を発生することがある。従って、Ｍ
ＭＩＣにおけるドレイン・ゲート間隔の分布は小さく押
さえねばならない。
上述した如き問題を回避して満足の行く装置を製造する
為の従来技術の試みは完全に満足のいくものではなかっ
た。これらの試みの第１のものは。
対称的自己整合型ゲートプロセスと一般的に呼称するこ
とが可能である。この技術は、デジタルＧａＡｓ集積回
路装置において一般的に使用されている。対称的自己整
合型ゲートプロセスを第１ａ図及び第１ｂ図に示しであ
る。第１ａ図を参照すると、そのプロセスは、表面３か
らボディ１内に延在する軽度にドープしたＮ型チャンネ
ル領域２を有するボディ１で開始される。ボディ１の表
面３上に、ＴｉＷ等の耐火性金属を蒸着又はスパッタリ
ングのプロセス等によって付与し、且つリフトオフ又は
エツチングのいずれかによってパターン形成して領域２
の中央にゲート５を形成する。
ゲート５を形成した後に、ホトレジスト６を付与し且つ
第１ｂ図に示した如くにパターン形成して開ロア及び８
を形成する。区域７及び８を開口するパターン形成プロ
セスに続いて、イオン注入プロセスを実施して、高度に
ドープしたＮ型ソース領域９及びドレイン領域１０をボ
ディ１内に形成する。注意すべきことであるが、この構
成は、ゲート５に関して対称的な２つの高度にドープし
た領域（ソース領１ｊｊｊ９とドレイン領域１０）を与
え、ソース領域９とドレイン領域１０の両方がゲート５
の側部に近接している。このゲート５と高度にドープし
たドレイン領域１０との間の小さな分離は、パワー適用
の為にはドレイン・ゲート電圧を許容することが出来な
い程度に低いものとさせる。
集積回路装置用のゲートを製造する為の第２の従来技術
方法を第２ａ図乃至第２ｃ図に示しである。第２ａ図を
参照すると、該プロセスは、ＧａＡｓ物質から構成する
ことが可能であり且つその中に軽度にＮ型にドープした
領域１３を形成したボディ１２で開始される。ソース及
びドレイン領域を形成する為に、第１ホトレジスト１４
を表面１５に付与し且つパターン形成して開口１６及び
１７を形成する。開口１６及び１７は、第１マスクを使
用して形成され、該第１マスクを介して光を照射させて
ホトレジスト１４を活性化させ、その後に露出した区域
においてホトレジストを除去して第２ａ図に示した構成
とさせる。開口１６及び１７の形成に続いて、イオン注
入ステップを実施して、高度にドープしたＮ型ソース領
域１８及び高度にドープしたＮ型ドレイン領域１９を形
成する。ソース及びドレイン領域の形成に続いて、第１
ホトレジスト１４を除去し且つ第２ホトレジスト２０を
表面１５に付与して且つ第２ｃ図に示した如くにパター
ン形成して表面１５上にゲートを付着形成する為の開口
２１を設ける。第２ｃ図における装置のパターン形成は
、ホトレジスト２０を露光し且つそれを介してゲート物
質を付着形成させるべき開口２１を画定する為の第２マ
スクを使用することを包含する。ゲートの位置を画定す
る為の第２マスクの導入は、ゲート対ドレイン領域１９
が異なった距離離隔しているという国運性に遭遇するこ
ととなる。上に指摘した如く、ゲート対ドレイン間隔は
極めて重要であり、且つ第２ａ図乃至第２ｃ図に示した
態様で装置を製造する為に第２マスクを使用することは
、その第２マスク整合は非常に臨界的であるので、極め
て困難性に遭遇することとなる。
ＧａＡｓＦＥＴ装置の製造において使用される方法の第
３のカテゴリーは５オフセット自己整合型ゲート・ソー
スプロセスと呼称される。このプロセスは、第１ａ図及
び第１ｂ図に示される従来技術プロセスに関しての多少
の変形を包含しており、且つ、以下に詳細に説明する如
く、マスク整合問題（特に、第２マスクに関して）がウ
ェハの表面上において非一様なゲート対ドレイン領域分
布を発生するので、完全に満足のいくものではない。こ
の技術は、Ａ、　Ｇｅｉｓｓｂｅｒｇｅｒ、　Ｒ，５ａ
ｄｌｅｒ、　Ｅ。
Ｇｒｉｆｆｉｎ　、　１．　Ｂａｈｌ、　Ｈ，Ｓｉｎｇ
ｈ、　Ｍ、　Ｄｒｉｎｋｗｉｎｅ共著の「モノリシック
的に結合されたマイクロ波及びデジタルＧａＡｓ　ＩＣ
用の耐火性自己整合型ゲートプロセス（Ａ　Ｒｅｆｒａ
ｃｔｏｒｙ　Ｓｅｌｆ−Ａｌｉｇｎｅｄ　ＧａｔｅＰｒ
ｏｃｅｓｓ　ｆｏｒ　Ｍｏｎｏｌｉｔｈｉｃａｌｌｙ　
Ｃｏｎ＋ｂｉｎｅｄ　Ｍｉｃｒｏｉｉａｖｅ　ａｎｄ　
Ｄｉｇｉｔａｌ　ＧａＡｓ　ＩＣ５）Ｊ　、Ｉ　Ｅ　Ｅ
　Ｅインターナショナルマイクロウェーブシンポジウム
ダイジェスト、１９８７ＭＴＴ−５，６６５−６６８頁
、の文献に記載されている。以下に、第３ａ図乃至第３
ｃ図を使用して、このオフセット自己整合型ゲート・ソ
ースプロセスを簡略化して説明する。
第３ａ図を参照すると、このプロセスは表面２６からボ
ディ２４内に延在する軽度にドープしたＮ型領域２５を
持ったボディ２４で開始される。表面２６上に、耐火性
ゲート物質を付与し、且つ第１ホトマスクによってパタ
ーン形成してゲート構成体２９を形成する。このプロセ
スにおける次のステップは、表面２６をホトレジスト３
０で被覆することを包含し、それは、第３ｂ図に示され
る如く、ゲート２９の頂部上方を延在する。第２ホトレ
ジスト３０は、第２マスクによってパターン形成して、
開口３１及び３２を形成し、それらは後に形成すべきソ
ース領域（開口３１下側）及びドレイン領域（開口３２
の下側）を与える。第２マスクはドレイン領域（開口３
２下側）の位置を画定することを要求されるので、この
ことは、付加的な不整合を発生する蓋然性があり、且つ
ウェハの表面に渡って、ゲート対ドレイン開口距離が変
化し、上述した不所望なゲート対ドレイン領域の変化す
る分布を与えることとなる。第３ｂ図に示した第２ホト
レジスト３０のパターン形成及び除去に続いて、典型的
にはイオン注入によって、ソース及びドレイン領域をド
ープさせ、ソース領域３３及びドレイン領！！ｉ３４を
持った第３ｃ図に示した構成を形成する。第３ａ図乃至
第３ｃ図のプロセスを使用することは、非対称的構成を
与えるが、即ちドレイン領域３４は、上述した如く、ゲ
ート２９の最も近い端部からのソース領域３３よりもゲ
ート２９のより近い端部から更に変位されるので、この
プロセスは、開口３２を形成する為に第２マスクを使用
することを必要とし、且つ付随的な不整合問題を持った
第２マスクの使用は。
ウェハの表面に渡ってのゲート対ドレイン領域間隔の非
一様な分布とさせることがある。従って、このことは改
良ではあるが、それはウェハの表面全体に−様な間隔を
与えるプロセスに対する要求を完全に満足するものでは
ない。
目　　　的 本発明は以上の点に鑑みなされたものであって、上述し
た如き従来技術の欠点を解消し、自己整合された態様で
画定されたドレイン対ゲート間隔及びゲート対ソース間
隔の両方を持った電界効果トランジスタ装置を製造する
方法を提供し且つ複数個のこの様な装置をウェハ上に形
成する場合にウェハに渡ってこの様な間隔の一様性を与
えることを目的とする。本発明の別の目的とするところ
は、リソグラフィに起因する整合エラーがドレイン対ゲ
ート及びゲート対ソース間隔の画定から完全に取り除か
れているＦＥＴ装置を製造する方法を提供することであ
る。
復−玖 本発明の１特徴によれば、半導体物質のボディ内に電界
効果半導体装置を製造する方法が提供され、該方法が、
表面から前記ボディ内に延在する第１導電型の領域を形
成し、前記第１領域上方で前記表面上に絶縁層を付与し
、前記絶縁層上にレジストの第１層を付与し、前記レジ
ストの第１層をパターン形成してソース注入区域とドレ
イン注入区域とゲート用の位置とを画定し且つ前記画定
した位置内のレジスト物質を除去して前記画定した位置
内の前記絶縁層の表面を露出させ、前記露出区域内の絶
縁物質を除去して前記ボディの表面上に前記ゲートとソ
ース注入区域とドレイン注入区域用の位置を画定し、前
記第２レジストを除去し、第２レジスト層を付与し且つ
前記第２レジスト層をパターン形成して前記ソース注入
区域及び前記ドレイン注入区域から前記レジストを除去
することを許容し、前記パターン形成した区域内の前記
第２レジストを除去して前記表面上に前記ソース注入区
域及び前記ドレイン注入区域を露出させ、前記露出した
区域をイオン注入に露呈させて前記ボディ内にドレイン
領域及びソース領域を形成し、前記第２レジストを除去
し、前記ボディをアニールして前記注入したイオンを活
性化させ、且つ前記ゲート画定位置において前記表面上
にゲートを形成する、上記各ステップを有している。
本発明の別の特徴によれば、上述した方法を前記第１及
び第２レジストとしてホトレジスト物質を使用すること
により実施する。
本発明の更に別の特徴によれば、最初に上述した方法を
実施する場合に、前記絶縁物質を除去するステップが、
ＣＨＦ、を使用する反応性イオンエツチングを有してい
る。
本発明の更に別の特徴によれば、本プロセスはイオン注
入を使用し、その場合に、ＳｉイオンをＩ　Ｘ　１０”
／ａｄの密度で１００ＫｅＶのエネルギレベルで注入さ
せる。
本発明の更に別の特徴によれば、前記アニールステップ
が、前記ボディの温度を８５０　’Ｃとさせ且つ前記ボ
ディをその温度に少なくとも３０分間維持するステップ
を有している。
叉庭且 以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。
本発明は、ガリウム砒素ウェハボディ　（本体）内に電
界効果トランジスタを製造する場合に付いて説明する。
然し乍ら、本発明は、その他の種々のタイプの装置にお
いて実施することも可能であることに注意すべきである
。
上述したことを前提として、第４ａ図を参照して本発明
方法について説明すると、第４ａ図はＧａ　Ａ　ｓボデ
ィ３６を断面で示してあり、且つ軽度にドープしたＮ型
チャンネル３７を有しており、該チャンネルは、例えば
イオン注入、又はエビタキシャル層の分離等の任意の従
来の態様で形、成することが可能である。軽度にドープ
したＮ型チャンネル領域３７に続いて、二酸化シリコン
物質とすることの可能な絶縁層３８をウェハ３６の表面
３９上に付着形成させ、それは軽度にドープしたＮ型チ
ャンネル領域３７上方を延在する。絶縁層３８を約５，
０００人の厚さに付着形成し且つＣＶＤ又はプラズマエ
ンハンストＣＶＤによってそれを行なうことが望ましい
ことが判明した。勿論。
当業者等にとって明らかな如く、その他のタイプの絶縁
物質を使用することも可能であり、且つその場合には、
その厚さは５，０００人である必要はない。絶縁層３８
の厚さの重要性は、それは、後に説明する第４ｆ図のイ
オン注入ステップの期間中に後に形成すべきソース及び
ドレイン領域の間であるチャンネル領域をマスクするの
に十分な厚さであるべきである。絶縁層３８を付着形成
した後に、ホトレジスト物質層４ｏを絶縁層３８の表面
に付与する。ホトレジスト４０は、例えば、ニュージャ
ーシイ０８８７６、ツマ−ビル、３０７０ハイウエイ２
２ウエスト、アメリカンヘキストコ−ポレーションから
入手することの可能なタイプＡＺ４０７０とすることが
可能であり、この物質を約７，０００人の厚さに付与さ
せる。次いで、第１マスクを使用して、ソース注入区域
４１゜ゲート開口４２、ドレイン注入区域４３を画定す
る。ホトレジスト４０を従来のホトリソグラフィプロセ
スによってパターン形成し、且つホトレジストを除去す
る。これら両方のプロセスは当業者等に公知である。第
４Ｃ図を参照すると理解されるごとく、ドレイン注入区
域開口４３とゲート開口注入区域４２の間の距離は、ソ
ース注入区域４１とゲート開口４２との間の距離よりも
一層大きい。前述した説明から思い出される様に、効果
的な電気的特性（特にマイクロ波装置に対して）を得る
為には、ゲートとソースとの間よりもゲートとドレイン
との間に一層大きな距離を与えることが望ましい。
第４ｃ図に示した構成を発生する選択区域内におけるホ
トレジストのパターン形成及び除去に続いて、反応性イ
オンエツチングプロセスを実施して、区域４１，４２．
４３における露出された絶縁層３８をエツチング除去し
、第４ｄ図に示した構成を形成する。ＣＨＦ、はホトレ
ジスト及びＧａＡｓと比較して二酸化シリコンに対して
優先的なエツチング選択性を持っているので、ＣＨＦ３
ガスを使用する反応性イオンエツチングが好適であるこ
とが判明した。該エツチングの終了点をモニターする為
に、フォーカスレーザによって発生される光学的干渉パ
ターンを使用することが可能である。このエツチングプ
ロセスは、室温において約３ｏミリトールの圧力で実施
することが可能である。
反応性イオンエツチングを完了した後に、加工物をエツ
チング室から取りだし且つホトレジスト４０を、アセト
ン又は使用するホトレジストに依存してその他の適宜の
溶媒を使用して、除去する。
次いで、第２ホトレジスト４４を表面３９及び絶縁層３
８の残存部分に付与し、且つ第２マスクを使用し且つ従
来のホトレジストプロセスを使用し次いで画定した区域
内のホトレジストを除去することによって、それをパタ
ーン形成して露出区域４１及び４３（装置のソース及び
ドレイン領域を画定する為に使用される）を残存させ、
且つ開口４２を被覆する。尚、開口４２は、後に、ゲー
トを形成する最終的な装置の製造において使用される。
理解される如く、このステップにおける整合交差は比較
的緩やかである。何故ならば、ホトレジスト４４は、ゲ
ート開口４２を露出すること無しに著しく位置を変化さ
せることが可能だからである。本プロセスにおいて好適
なホトレジスト４４はＡＺ４１１０であり、それは上述
したアメリカンヘキストコ−ポレーションから入手する
ことが可能である。
ソース注入区域４１及びドレイン注入区域４３が開口さ
れているので、ソース及びトレインイオン注入を実施す
ることが可能であり、このステップを第４ｇ図に示しで
ある。このステップを、ＩＸ　Ｉ　Ｏ１ｊ／ｃｄ（７）
ドーズ”Ｑ　１００　Ｋ　ｅ　Ｖ　（７）　エネルギレ
ベルでＳｉイオンを使用して注入を行なうことが望まし
いことが判明した。このイオン注入は、高度にドープし
たＮ型ソース領域４５及び高度にドープしたＮ型ドレイ
ン領域４６を形成し、それらの領域を第４ｇ図に示しで
ある。このイオン注入ステップに続いて、第２ホトレジ
スト４４をアセトンによって除去し、且つ該構成体をＭ
素プラズマで処理すると、第４ｈ図に示した如き構成体
が得られる。ホトレジストの除去及び表面処理に続いて
、アニールステップを行なってイオン注入物を活性化さ
せる。典型的なアニールは、本構成体を３０分間８５０
℃の温度へ上昇させ、且つ■ｎＡｓウェハをアニール炉
内で使用して砒素過剰圧力を発生させてＧ　ａ　Ａ　ｓ
ボディ３６の分解を防止する。このアニールステップに
続いて、従来のプロセスを使用して、ソース及びドレイ
ン領域４５及び４６用のオーミックコンタクト４７及び
４８を形成する。ゲートメタリゼーション４９を付着形
成して、本装置を完成する。
完成した構成体は、ゲート４９の隣接端部からのドレイ
ン領域４６の離隔は第１マスクによって固定される態様
で製造されることが前述した本プロセスの説明から理解
され、従って、本プロセスを多数のＦＥＴ装置を具備す
るウェハを製造する場合に使用する場合に−様な離隔が
ウェハの全表面に渡って得られることが理解される。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
【図面の簡単な説明】
第１図乃至第３図は半導体装置を製造する従来技術のプ
ロセスを示した各種略図５第４ａ図乃至第４Ｊ図は本発
明の１実施例に基づく方法の各ステップを示した各概略
図、である。 （符号の説明） ３６：ＧａＡｓボディ ３７：チャンネル領域 ３８：絶縁層 ４０：ホトレジスト ４１：ソース注入区域 ４２：ゲート開口 ４３ニドレイン注入区域 ４４：ホトレジスト

Claims (1)

  1. 【特許請求の範囲】 １、半導体物質のボディ内に電界効果半導体装置を製造
    する方法において、表面から前記ボディ内に延在する第
    １導電型の領域を形成し、前記第１領域上方で前記表面
    上に絶縁層を付与し、前記絶縁層上にレジストの第１層
    を付与し、前記レジストの第１層をパターン形成してソ
    ース注入区域とドレイン注入区域とゲート用の位置を画
    定し且つ前記画定した位置におけるレジスト物質を除去
    して前記画定した位置内の前記絶縁層の表面を露出させ
    、前記露出区域内の前記絶縁物質を除去して前記ボディ
    の前記表面上に前記ゲートとソース注入区域とドレイン
    注入区域用の位置を画定し、前記第１レジストを除去し
    、レジストの第２層を付与し且つ前記レジストの第２層
    をパターン形成して前記ソース注入区域及び前記ドレイ
    ン注入区域からの前記レジストの除去を可能とさせ、前
    記パターン形成した区域内の前記第２レジストを除去し
    て前記表面上に前記ソース注入区域及び前記ドレイン注
    入区域を露出させ、前記露出区域をイオン注入に露呈さ
    せて前記ボディ内にドレイン領域とソース領域とを形成
    し、前記第２レジストを除去し、前記ボディをアニール
    して前記注入イオンを活性化させ、且つ前記ゲート画定
    位置内で前記表面上にゲートを形成する、上記各ステッ
    プを有することを特徴とする方法。 ２、特許請求の範囲第１項において、前記第１及び第２
    レジストはホトレジスト物質から構成されることを特徴
    とする方法。 ３、特許請求の範囲第２項において、前記絶縁物質を除
    去するステップは、ＣＨＦ＿３で絶縁物質の前記露出区
    域の反応性イオンエッチングを有することを特徴とする
    方法。 ４、特許請求の範囲第１項において、前記イオン注入ス
    テップは、１×１０＾１＾３／ｃｍ＾２の密度で１００
    ＫｅＶのエネルギレベルでＳｉイオンを注入するステッ
    プを有することを特徴とする方法。 ５、特許請求の範囲第４項において、前記アニールステ
    ップは、前記ボディを８５０℃の温度とさせ且つ前記ボ
    ディを少なくとも３０分の間前記温度に位置するステッ
    プを有することを特徴とする方法。
JP63250012A 1987-10-05 1988-10-05 自己整合型ゲートプロセス Pending JPH0228332A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US105,650 1987-10-05
US07/105,650 US4792531A (en) 1987-10-05 1987-10-05 Self-aligned gate process

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JPH0228332A true JPH0228332A (ja) 1990-01-30

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JP (1) JPH0228332A (ja)

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