JPH02285421A - 実行時間制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は実行時間制御回路に関し、特に各々実行時間の
異なる命令により動作するマイクロプロセッサにおける
実行時間の制御方式に関する。

従来技術 従来、この種のマイクロプロセッサにおいては命令内の
オペコードをハードウェアによりデコードし、その内容
により実行時間を決定していた。

このオペコードのフィールドの一部で実行時間の指定が
可能なマイクロプロセッサにおいては、該オペコードフ
ィールドを含む命令が読出し専用制御記憶あるいは随時
読出し書込み可能な制御記憶に格納されていた。

このような従来のマイクロプロセッサでは、命令内のオ
ベコ・−ドをハードウェアによりデコードし、その内容
により実行時間を決定していたので、実行時間の変更を
行うことができず、動作クロックの異なる装置に組込む
ときには実行時間を最適化できないために性能が低下す
るという欠点がある。

また、マイクロプログラムで一定時間を確保するのに無
駄な命令（ｎｏ−ｏｐ；ｎｏ−ｏｐｅｒａｔｌｏｎ　Ｉ
ｎ５ｔｒｕｃｔｌｏｎなど）を実行させているので、マ
イクロブロダラムのステップ数が増大するという欠点が
ある。

さらに、オペコードフィールドを含む命令が読出し専用
制御記憶に格納されている場合には、マイクロプログラ
ムに変更が生ずることにより実行時間が変更されると、
制御記憶すべてを交換しなければならないという欠点が
あり、オペコードフィールドを含む命令が随時読出し書
込み可能な制御記憶に格納されている場合には、実行時
間が変更されたマイクロプログラムで書換えるためのフ
ァームウェアロードに時間がかかるという欠点がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、性能が低下することなく、動作クロック
の異なる装置に組込むことができ、実行時間に変更が生
じても制御記憶を交換することなく、その実行時間の変
更に対応することができる実行時間制御回路の提供を目
的とする。

発明の構成 本発明による実行時間制御回路は、各々実行時間の異な
る命令により動作するマイクロプロセッサの実行時間制
御回路であって、前記命令を格納する読出し専用の第１
の記憶手段と、前記命令に対応する実行時間を示す実行
時間情報を、前記第１の記憶手段のアドレスに対応して
格納する読出し書込み自在な第２の記憶手段と、前記第
１の記憶手段から前記命令が読出されるとき、前記第２
の記憶手段から読出される該命令に対応する前記実行時
間情報に応じて基本クロック信号を制御するクロック制
御手段とを有することを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、ＲＯＭ　（リードオンリメモリ）１に
はマイクロプログラムが格納されており、そのマイクロ
プログラムはデータ線１０１を介して命令レジスタ３に
送出される。

ＲＡＭ　（ランダムアクセスメモリ）２にはＲＯＭ１に
格納されたマイクロプログラムの各命令に対応して、命
令の実行時間を示す実行時間フィールドが格納されてお
り、この実行時間フィールドはデータ線１０２を介して
命令レジスタ３に送出される。

命令レジスタ３のオペコード部３１およびオペランド部
３２にはＲＯＭ１から送られてきたマイクロプログラム
が格納され、それらオペコード部３１およびオペランド
部３２の内容は命令情報線１０３を介して演算制御部６
に送出される。

また、命令レジスタ３の実行時間フィールド部３３には
ＲＡＭ２から送られてきた実行時間フィールドが格納さ
れ、その実行時間フィールド部３３の内容は実行時間制
御情報線１０４を介してクロック制御回路４に送出され
る。

クロック制御回路４は命令レジスタ３から送られてくる
実行時間フィールド部３３の内容に応じて、基本クロッ
ク信号線１０５を介してクロック発振器５から送られて
くる基本クロック信号を制御し、その制御された基本ク
ロック信号をクロック信号線１０Ｂを介して演算制御部
６に送出する。

演算制御部６ではクロック制御回路４から送られてくる
クロック信号を周期とし、命令レジスタ３から送られて
くるオペコード部３１およびオペランド部３２の内容に
応じて動作するとともに、次に実行すべき命令のアドレ
スをアドレス線１０７を介してアドレスレジスタ７に送
出する。

アドレスレジスタ７は演算制御部６から送られてくるア
ドレスを格納し、そのアドレスをアドレス線１０８を介
してＲＯＭＩおよびＲＡＭ２に供給する。

第２図は本発明の一実施例の動作を示すタイムチャート
である。これら第１図および第２図を用いて本発明の一
実施例の動作について説明する。

アドレスレジスタ７から供給されるアドレスにより、Ｒ
ＯＭＩおよびＲＡＭ２から夫々マイクロプログラムおよ
び実行時間フィールドが読出されると、それらマイクロ
プログラムおよび実行時間フィールドは命令レジスタ３
に格納される。

このとき、実行時間フィールド部３３に実行時間フィー
ルドとして°３°が格納されると、クロツク制御回路４
では実行時間フィールド部３３の内容によって指定され
た３′　クロックだけクロック発振器５からの基本クロ
ック信号を抑止し、そのクロック信号を演算制御部６に
送出する。

すなわち、クロック制御回路４では命令の種類にかかわ
らず、実行時間フィールド部３３の内容に応じて演算制
御部６へのクロック信号を変更することができる。

演算制御部６ではクロック制御回路４からのクロック信
号を周期としてオペコード部３１およびオペランド部３
２の内容に応じて動作するので、オペコード部３１およ
びオペランド部３２の内容による動作は対応する実行時
間によって行われることになる。

このように、ＲＯＭ１からマイクロプログラムが読出さ
れるときにＲＡＭ２から読出された実行時間フィールド
に応じてクロック制御回路４によりクロック発振器５か
らの基本クロック信号を制御するようにすることによっ
て、同一の命令でも実行時間を任意に変更することがで
きるので、マイクロプログラムで一定時間を確保するた
めの無駄な命令が不要となり、マイクロプログラムのス
テップ数を従来よりも削減することができる。

また、ＲＡＭ２に格納される実行時間フィールドの書換
えが可能となるので、性能が低下することな（、動作ク
ロックの異なる装置に組込むことができる。

さらに、マイクロプログラムに変更が生ずることにより
実行時間が変更されても、ＲＡＭ２に格納される実行時
間フィールドを書換えることによって対応することがで
き、制御記憶すべてを交換しなくともよく、ハードウェ
アの不具合が生したときでも、ＲＡＭ２に格納される実
行時間フィールドを変更することにより、マイクロプロ
クラムで容易に対応することができる。

発明の詳細 な説明したように本発明によれば、読出し専用の記憶手
段から命令が読出されるとき、該命令に対応して読出し
書込み自在な記憶手段に格納され、該命令に対応する実
行時間を示す実行時間情報を読出し、この実行時間情報
に応じて基本クロック信号を制御するようにすることに
よって、性能が低下することなく、動作クロックの異な
る装置に組込むことができ、実行時間に変更が生じても
制御記憶を交換することなく、その実行時間の変更に対
応することができるという効果がある。

【図面の簡単な説明】 第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例の動作を示すタイムチャートで
ある。 主要部分の符号の説明 １・・・・・・ＲＯＭ ２・・・・・・ＲＡＭ ４・・・・・・クロック制御回路 ６・・・・・・演算制御部

Claims (1)

【特許請求の範囲】
1. （１）各々実行時間の異なる命令により動作するマイク
   ロプロセッサの実行時間制御回路であって、前記命令を
   格納する読出し専用の第１の記憶手段と、前記命令に対
   応する実行時間を示す実行時間情報を、前記第１の記憶
   手段のアドレスに対応して格納する読出し書込み自在な
   第２の記憶手段と、前記第１の記憶手段から前記命令が
   読出されるとき、前記第２の記憶手段から読出される該
   命令に対応する前記実行時間情報に応じて基本クロック
   信号を制御するクロック制御手段とを有することを特徴
   とする実行時間制御回路。