JPH02259838A - プロセッサシステム - Google Patents
プロセッサシステムInfo
- Publication number
- JPH02259838A JPH02259838A JP7800489A JP7800489A JPH02259838A JP H02259838 A JPH02259838 A JP H02259838A JP 7800489 A JP7800489 A JP 7800489A JP 7800489 A JP7800489 A JP 7800489A JP H02259838 A JPH02259838 A JP H02259838A
- Authority
- JP
- Japan
- Prior art keywords
- address
- storage means
- processor
- saving
- system memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000011084 recovery Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロコードで動作するプロセッサシステ
ムに係わり、特に割込処理で生じるプロセッサの内部レ
ジスタの高速な待避復帰を実現するプロセッサシステム
に関する。
ムに係わり、特に割込処理で生じるプロセッサの内部レ
ジスタの高速な待避復帰を実現するプロセッサシステム
に関する。
従来、この種のプロセッサシステムは、通常はコードメ
モリに記憶されたマイクロコード情報を実行すべき命令
として読み出してプロセッサで実行し、内部または外部
から割り込みが発生したときは、その内部レジスタの内
容を外部の記憶手段に格納する構成となっている。これ
は、割込処理で内部レジスタの内容を破壊しないように
するためである。この場合の記憶手段は、最後に記憶し
たものを最初に読み出すというライトインファーストア
ウト構成となっていた。
モリに記憶されたマイクロコード情報を実行すべき命令
として読み出してプロセッサで実行し、内部または外部
から割り込みが発生したときは、その内部レジスタの内
容を外部の記憶手段に格納する構成となっている。これ
は、割込処理で内部レジスタの内容を破壊しないように
するためである。この場合の記憶手段は、最後に記憶し
たものを最初に読み出すというライトインファーストア
ウト構成となっていた。
ところが、上述した従来のプロセッサシステムでは、内
部レジスタの内容の待避を、他のデータを記憶する記憶
手段と同じ記憶手段に記憶していたため、プロセッサが
高速化した場合には対応できないというおそれがあった
。これは、記憶手段のスピードが遅いと内部レジスタの
待避復帰に時間がかかるからであり、システム全体の性
能低下につながるという欠点があった。
部レジスタの内容の待避を、他のデータを記憶する記憶
手段と同じ記憶手段に記憶していたため、プロセッサが
高速化した場合には対応できないというおそれがあった
。これは、記憶手段のスピードが遅いと内部レジスタの
待避復帰に時間がかかるからであり、システム全体の性
能低下につながるという欠点があった。
また、割込処理が頻繁に発生するようなシステム、例え
ばレーザプリンタのコントローラのビットマツプデータ
の読み出しにおける１ドツトラインの割込処理システム
にふいては、記憶手段のスピードがシステムの性能に直
接的に影響していた。
ばレーザプリンタのコントローラのビットマツプデータ
の読み出しにおける１ドツトラインの割込処理システム
にふいては、記憶手段のスピードがシステムの性能に直
接的に影響していた。
本発明は、内部または外部からの割り込みがあったとき
、プロセッサの内部レジスタの内容を時侍避させ、それ
を記憶するための待避用記憶手段と、割り込みがあった
とき、待避用記憶手段を選択し、そのときのシステムメ
モリ上のアドレスにオーバラップしたアドレスを待避用
記憶手段上に割り付ける制御手段とを備えたことを特徴
とする。
、プロセッサの内部レジスタの内容を時侍避させ、それ
を記憶するための待避用記憶手段と、割り込みがあった
とき、待避用記憶手段を選択し、そのときのシステムメ
モリ上のアドレスにオーバラップしたアドレスを待避用
記憶手段上に割り付ける制御手段とを備えたことを特徴
とする。
これにより、割り込みが発生したとき、制御手段は待避
用記憶手段を動作可能な状態とし、システムメモリ上の
アドレスにオーバラップさせたアドレスを用いて待避用
記憶手段にプロセッサの内部レジスタの内容を書き込む
。
用記憶手段を動作可能な状態とし、システムメモリ上の
アドレスにオーバラップさせたアドレスを用いて待避用
記憶手段にプロセッサの内部レジスタの内容を書き込む
。
以下、図面を参照して本発明の一実施例を説明する。
第１図は本発明の一実施例を示すブロック図である。プ
ロセッサ１１は、マイクロコードを格納しているコード
メモリ１２に、次に実行すべきマイクロコードの格納番
地を与え、マイクロコード（命令）を読み出して演算を
実行する。そして、その演算に必要なデータはシステム
メモリ１３から読み出し、またその演算結果はシステム
メモリ１３に格納する。この場合のデータの授受は、ア
ドレスバス１４およびデータバス１５を介して行われる
。アドレスバス１４上に送出したアドレスによってシス
テムメモリ１３上のアドレスが特定され、そのアドレス
のメモリ領域とデータの授受を行うことになる。
ロセッサ１１は、マイクロコードを格納しているコード
メモリ１２に、次に実行すべきマイクロコードの格納番
地を与え、マイクロコード（命令）を読み出して演算を
実行する。そして、その演算に必要なデータはシステム
メモリ１３から読み出し、またその演算結果はシステム
メモリ１３に格納する。この場合のデータの授受は、ア
ドレスバス１４およびデータバス１５を介して行われる
。アドレスバス１４上に送出したアドレスによってシス
テムメモリ１３上のアドレスが特定され、そのアドレス
のメモリ領域とデータの授受を行うことになる。
待避用記憶手段１６はプロセッサ１１に内部または外部
から割り込みが入った場合に、内部レジスタを待避する
ためのメモリであり、制御手段１７によって制御される
。すなわち、制御手段１７は割り込みの発生をデータバ
ス１５を介して割込データａとして入力し、そのときの
アドレスバス１４上のアドレスａを入力する。そして、
システムメモリ１３と待避用記憶手段１６とを切り替え
、待避用記憶手段１６を選択する。そして、待避用記憶
手段１６のシステムメモリ１３上のアドレスにオーバラ
ップしたアドレスにプロセッサ１１の内部レジスタの内
容を格納する。
から割り込みが入った場合に、内部レジスタを待避する
ためのメモリであり、制御手段１７によって制御される
。すなわち、制御手段１７は割り込みの発生をデータバ
ス１５を介して割込データａとして入力し、そのときの
アドレスバス１４上のアドレスａを入力する。そして、
システムメモリ１３と待避用記憶手段１６とを切り替え
、待避用記憶手段１６を選択する。そして、待避用記憶
手段１６のシステムメモリ１３上のアドレスにオーバラ
ップしたアドレスにプロセッサ１１の内部レジスタの内
容を格納する。
第２図は制御手段１７の詳細図であり、割込データａは
待避用記憶手段オンオフ信号ａ、 ａとしてフリッ
プフロップ１８に入力される。オン信号ａ、 は割り
込みの発生があったときに入力されるものであり、オフ
信号ａ２ は割り込みの解除があったときに入力される
。また、アドレスｂはアドレスデコーダ１９でデコード
され、割り込みの発生時には第１のゲート２０を介して
待避用記憶手段１６に与えられる。一方、割り込みが解
除されると、アドレスｂは第２のゲート２１を介してシ
ステムメモリ１３に与えられる。
待避用記憶手段オンオフ信号ａ、 ａとしてフリッ
プフロップ１８に入力される。オン信号ａ、 は割り
込みの発生があったときに入力されるものであり、オフ
信号ａ２ は割り込みの解除があったときに入力される
。また、アドレスｂはアドレスデコーダ１９でデコード
され、割り込みの発生時には第１のゲート２０を介して
待避用記憶手段１６に与えられる。一方、割り込みが解
除されると、アドレスｂは第２のゲート２１を介してシ
ステムメモリ１３に与えられる。
すなわち、割り込みが発生したとき、制御手段１７のフ
リップフロップ１８にオン信号として伝達され、プロセ
ッサ１１がレジスタ待避命令を実行すると、システムメ
モリ１３上の番地として与えろれたアドレスｂの上位が
ｎであったとき、アドレスデコーダ１９の出力が有効と
なる。これにより、待避用記憶手段１６の選択信号も同
時に有効となり、システムメモリ１３に待避するものと
して、データバス１３上に出力された内部レジスタ情報
は、第３図に示すように、システムメモリ１３の一部の
領域にオーバラップしている待避用記憶手段１６に格納
されることになる。この割込処理中に、システムメモリ
１３のオーバラップ領域に対して読み書きをする場合は
、レジスタ待避後、フリップフロップ１８に入力される
オフ信号ａ２ をフリップフロップ１８に与え、それ以
外は割込処理の終了時、内部レジスタの値を待避用記憶
手段１６から復帰した後にオフ信号ａ２を与える。
リップフロップ１８にオン信号として伝達され、プロセ
ッサ１１がレジスタ待避命令を実行すると、システムメ
モリ１３上の番地として与えろれたアドレスｂの上位が
ｎであったとき、アドレスデコーダ１９の出力が有効と
なる。これにより、待避用記憶手段１６の選択信号も同
時に有効となり、システムメモリ１３に待避するものと
して、データバス１３上に出力された内部レジスタ情報
は、第３図に示すように、システムメモリ１３の一部の
領域にオーバラップしている待避用記憶手段１６に格納
されることになる。この割込処理中に、システムメモリ
１３のオーバラップ領域に対して読み書きをする場合は
、レジスタ待避後、フリップフロップ１８に入力される
オフ信号ａ２ をフリップフロップ１８に与え、それ以
外は割込処理の終了時、内部レジスタの値を待避用記憶
手段１６から復帰した後にオフ信号ａ２を与える。
以上説明したように本発明は、将来高速化が予想される
マイクロプロセッサのシステム要素として、割込処理や
タスク切り替え等で生じる多数の内部レジスタの待避場
所として、プロセッサが待ち時間なく読み書き可能な特
別の格納領域を設けることによって、従来より高速に待
避処理を実行できるため、パフォーマンスの高いマイク
ロプロセッサシステムを作ることができるという効果が
ある。
マイクロプロセッサのシステム要素として、割込処理や
タスク切り替え等で生じる多数の内部レジスタの待避場
所として、プロセッサが待ち時間なく読み書き可能な特
別の格納領域を設けることによって、従来より高速に待
避処理を実行できるため、パフォーマンスの高いマイク
ロプロセッサシステムを作ることができるという効果が
ある。
第１図は本発明の一実施例を示すブロック図、第２図は
制御手段の回路図、第３図は待避用記憶手段のアドレス
の説明図である。 １１・・・・・・プロセッサ、１２・・・・・・コード
メモリ、１３・・・・・・システムメモリ、 １４・・・・・・アドレスバス、１５・・・・・・テー
タパス、６・・・・・・待避用記憶手段、１ ８・・・・・・フリップフロップ、 ９・・・・・・アドレスデコーダ、 ０・・・・・・第１のゲート、 １・・・・・・第２のゲート。 ７・・・・・・制御手段、
制御手段の回路図、第３図は待避用記憶手段のアドレス
の説明図である。 １１・・・・・・プロセッサ、１２・・・・・・コード
メモリ、１３・・・・・・システムメモリ、 １４・・・・・・アドレスバス、１５・・・・・・テー
タパス、６・・・・・・待避用記憶手段、１ ８・・・・・・フリップフロップ、 ９・・・・・・アドレスデコーダ、 ０・・・・・・第１のゲート、 １・・・・・・第２のゲート。 ７・・・・・・制御手段、
Claims (1)
- 【特許請求の範囲】 マイクロコードを記憶したコードメモリと、このコード
メモリに記憶されたマイクロコードに基づいて動作する
プロセッサと、このプロセッサの演算結果や演算に必要
なデータを記憶するためのシステムメモリとを有したプ
ロセッサシステムにおいて、 内部または外部からの割り込みがあったとき、前記プロ
セッサの内部レジスタの内容を一時待避させ、それを記
憶するための待避用記憶手段と、前記割り込みがあった
とき、前記待避用記憶手段を選択し、そのときの前記シ
ステムメモリ上のアドレスにオーバラップしたアドレス
を前記待避用記憶手段上に割り付ける制御手段 とを具備することを特徴とするプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7800489A JPH02259838A (ja) | 1989-03-31 | 1989-03-31 | プロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7800489A JPH02259838A (ja) | 1989-03-31 | 1989-03-31 | プロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02259838A true JPH02259838A (ja) | 1990-10-22 |
Family
ID=13649646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7800489A Pending JPH02259838A (ja) | 1989-03-31 | 1989-03-31 | プロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02259838A (ja) |
-
1989
- 1989-03-31 JP JP7800489A patent/JPH02259838A/ja active Pending
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