JPH0454531A - プログラム読出し回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は、プログラムメモリの読出しアドレスを発生す
るプログラム読出し回路に関する。

［従来の技術］ 従来、プログラマブルコントローラは、制御対象機器か
ら送信の多数の接点のオン／オフレベルを示す各信号を
データメモリに記憶した後、これら接点信号のオン／オ
フレベルに基き、シーケンス演算を行う。このシーケン
ス演算の結果は制御対象機器の接点のオンオフレベルを
指示する接点信号として上記データメモリに格納された
後、制御対象機器に送信される。

上記シーケンス演算の内容を規定したシーケンスプログ
ラムはシーケンス命令単位で実行順にプログラムメモリ
に予め格納され、演算の実行時にプログラムカウンタの
アドレス指定により演算対象のシーケンス命令がプログ
ラムメモリから連続的に読出される。

シーケンス命令の中には特定の接点信号のレベルが規定
レベル、たとえば、オンである場合には、プログラム命
令を数ステップ飛び越しくジャンプ）しなければならな
い命令（応用命令と呼ばれる）がある。

このような場合、従来回路では、プログラムメモリの読
出しを中断し、プログラムカウンタを空回しすることに
より、ジャンプ先の読出しアドレスを設定していた。こ
のため従来回路では空回しの時間だけシーケンス演算を
待機しなければならず、演算処理時間の短縮化の障害に
なっていた。

このため、本願出願人はプログラムカウンタの初期設定
値をジャンプ先の読出しアドレスに設定することにより
、上記空回し処理を行う必要のないプログラム読出し回
路を提案している。

［発明が解決しようとする課題ｊ しかしながら、この提案においては、リセット信号によ
り従来一般的に用いられている、初期設定値が固定のプ
ログラムカウンタを用いることはできないので、システ
ム起動のようなシーケンス演算の開始時にはその都度、
複数ビットの初期設定値をプログラムカウンタに入力し
て設定しなければならないという点において、なお、改
良の余地があった。

そこで、本発明の目的は、上述の点に鑑みて、初期設定
値を固定化したプログラムカウンタを用いても、空回し
処理を行うことな（読出しアドレスのジャンプ処理が可
能なプログラム読出し回路を提供することにある。

［課題を解決するための手段１ このような目的を達成するために、本発明は、演算の対
象のプログラム命令をプログラムメモリから順次にアド
レス指定により読出すプログラム読出し回路であって、
前記プログラムメモリの読出し開始位置を初期設定値と
なし、前記演算の実行毎に計数値を数値“１”ずつ連続
的に更新する計数手段と、前記プログラム命令の中のジ
ャンプ命令についてはアドレスジャンプ数を当該ジャン
プ命令の中に予め記載し、前記プログラムメモリから読
出されたプログラム命令が前記ジャンプ命令であること
を検出するジャンプ検出手段と、該ジャンプ命令検出手
段により前記ジャンプ命令が検出されたときは当該ジャ
ンプ命令の示すアドレスジャンプ数を累積的に加算する
第１加算手段と、前記計数手段の計数結果および前記第
１加算手段の累積結果を加算し、当該加算結果を前記プ
ログラムメモリに対する読出しアドレスとして出力する
第２加算手段とを具えたことを特徴とする。

［作　用］ 本発明では、あるアドレスから複数回のジャンプ処理を
行うと、以後、連続的に更新される読出しアドレスはジ
ャンプ処理を行なわないで連続的に更新した読出しアド
レスと常にアドレスジャンプ数だけ一定の差を持つこと
に着目し、本発明では計数手段の計数結果として得られ
る、ジャンプ処理を全く行なわない場合のアドレス順序
を基準としてジャンプ処理を検出する毎に読出しアドレ
スを第１加算手段および第２加算手段により作成する。

［実施例１ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図に本発明を適用したプログラムコントローラの演
算部の回路構成を示す。

第１図において、本回路はプログラムメモリ１、データ
メモリ２、ビットシーケンス演算器３により構成される
。

ビットシーケンス処理は、プログラムカウンタ５よりプ
ログラムメモリ１に対し読出しアドレスを出力し、プロ
グラムメモリ１から読出したシーケンス命令を命令レジ
スタ４にラッチする。命令レジスタ４は命令の処理内容
をシーケンス演算器３内の各処理ブロックに伝えるが、
命令が接点情報の演算の場合、命令レジスタ４はデータ
メモリ２に対し読出しアドレスを出力し、データメモリ
２から格納のデータを読み出す。

読み出したデータ中の必要なビット情報をマルチプレク
サ１１により抽出しビット演算器１ｏで演算を行い、そ
の結果を演算レジスタ９に格納する。

一方、プログラムメモリ１がら読出しの命令がデータ出
力を指示するコイル命令の場合、命令レジスタ４はデー
タメモリ２に対し出力対象のデータの読出しアドレスを
出力し、データをデータメモリ２から読出す。コイル命
令処理回路１２は、さらに読み出したデータ中の、コイ
ル命令処理回路において必要なビットのみをビット演算
レジスタ９のデータと入れ換えて、再びデータメモリ中
の出力データ領域に書込む。

プログラムカウンタ５は第２図に示すように、カウンタ
６、第１加算器７．第２加算器８．アンド回路６−２．
７−１およびオア回路６−１から構成される。カウンタ
６（計数手段）は第２加算器（第２加算手段）８からプ
ログラムメモリ１に出力される、読出しアドレスの出力
回数を計数するためのものであり、読出しアドレス複数
ビットのオア出力により作成されたクロックをシーケン
ス演算用の同期クロックに同期して入力する。

第１加算器（第１加算手段）７は命令レジスタ４からア
ドレスジャンプ数が出力される毎にその数値を累積加算
する。

第２加算器（第２加算手段）８はカウンタ６の計数値と
第１加算器７の累積結果を加算し、その加算結果をプロ
グラムメモリ１に対する読出しアドレスとして出力する
。

アンド回路７−１は演算レジスタ９からオンのジャンプ
指示信号が入力されたとき、命令レジスタ４から出力の
アドレスジャンプ数を第１加算器７に出力する。

本実施例に用いるシーケンス命令のフォーマットを第３
図に示す。

第３図において、シーケンス命令の中の応用命令は応用
命令を示す識別命令コード領域１３．ジャンプの有無を
示すビット領域１４．ジャンプの条件を示すビット領域
１５．ジャンプ有りの場合のアドレスジャンプ数領域１
６．データメモリ中のビット情報のアドレス領域１７に
分割され、各領域にそれぞれ所定の情報が格納される。

次に、第１図の回路における本発明に関わる動作を説明
する。

なお、第４図に示すようにプログラムメモリ１のアドレ
ス“３”に条件付きジャンプ命令を含む応用命令が格納
されているものとする。

第１図において、システム起動時において、不図示のリ
セット信号発生回路により発生されたリセット信号によ
り各回路が動作可能状態となる。

このとき、第２図のカウンタ６および第１加算器７は初
期値“１”、“Ｏ”に設定されるので第２加算器８の加
算結果は“１”となり、プログラムカウンタ５からは読
出しアドレス“１”がプログラムメモリに出力される。

この結果、アドレス“１”に格納されたシーケンス命令
が命令レジスタ４に出力される。

このシーケンス命令は通常命令であるので命令レジスタ
４からはアドレスジャンプ数を示すデータは出力されな
い（アドレスジャンプ数“０”を出力）。

この通常命令によりデータメモリ２から演算対象の演算
データが読出され、上述のようにビット演算器ＩＯによ
りシーケンス演算が行なわれる。また、ビット演算器ｌ
Ｏも応用命令の実行ではないので、演算レジスタ９にジ
ャンプ指示信号を出力せず、演算レジスタ９のプログラ
ムカウンタ５に対するジャンプ指示信号はオフレベルを
保持する。

一方、第２図のプログラムカウンタではビット演算器ｌ
Ｏのシーケンス演算が行なわれている間アドレス“１”
を保持しているが、次のステップの演算タイミングを指
示する同期クロックが入力されたときに、オア回路６−
１．アンド回路６−２を介して読出しアドレスおよび同
期クロックから作られたクロック信号がカウンタ６に入
力され、カウンタ６の計数値は“１”から“２”に更新
される。

第１加算器７へはアドレスジャンプ数として“０”が入
力されているので第１加算器７の出力は°゛０”であり
、その結果、第２加算器８の加算結果は“２”＋“０”
＝“２”となり、プログラムメモリ１に対する読出しア
ドレスが“１”から“２”に更新される。

したがって、プログラムメモリ１のアドレス“２”から
演算対象のシーケンス命令が読出される。

以下、同様の手順で次の同期クロックでカウンタ６が“
３”を計数すると、プログラムメモリ１から応用命令（
第４図参照）が読出される。

この応用命令が第１図の命令レジスタ４に格納されると
、応用命令の中の条件付きのジャンプ有り情報（第３図
参照）によりアドレスジャンプ数がプログラムカウンタ
５に送出される。このとき、命令レジスタがジャンプ命
令検出手段として動作する。

また、データメモリ２から読出した判別対象のデータ（
接点情報）がオン／オフいずれかのジャンプ条件に合致
しているか否かの判定がビット演算器ｌＯにおいて行な
われる。

この判定結果がジャンプせよの場合、この判定結果を示
す、たとえばオン信号が演算レジスタ９を介してプログ
ラムカウンタ５に送出される。

このオン信号により第２図のプログラムカウンタ５では
アンド回路７−１のゲートが開き、命令レジスタ４から
保持出力されているジャンプ数“３”が第１加算器７に
入力される。第１加算器７は現在の累積結果“Ｏ”と入
力の“３”の加算を行い加算結果“３”を第２加算器８
に出力する。

第２加算器８は現在のカウンタ６の計数値“３”と第１
加算器７の累積値“３”を加算し、その加算結果“６”
を次の同期クロックでプログラムメモリ１１に出力する
。このため、プログラムカウンタ５は従来のように空回
しを行うことな（，１クロツクでジャンプ先のアドレス
設定を実行することができる。

また、応用命令のジャンプ条件の判定結果がジャンプ無
しの場合、第１図の演算レジスタ９からはオフ信号が出
力されるので、第２図のアンド回路７−１のゲートは開
かず、したがって、第１加算器７の累積結果は“０”の
ままである。このため、第２加算器８の加算結果は“３
”を保持する。次に、カウンタ６の計数値が“３”から
“４”に更新されたときに、第２加算器８の出力も“３
”から“４”に更新される。このように、アドレスのジ
ャンプをしない場合は第４図に示すように応用命令に付
属するシーケンス命令が順次に読出される。

このようにしてシーケンス命令をプログラムメモリ１か
ら読出し、第２番目の応用命令により、たとえば４ステ
ツプだけアドレスをジャンプする場合、第１カウンタ７
は現在の累積値“３”に“４”を加算して累積値を“７
”に更新する。

第２加算器８ではカウンタ６の計数値に累積値“７”を
加算することにより、プログラムメモリ１に対する飛び
越し先の読出しアドレスを作成する。

以上、説明したように、複数回のアドレスのジャンプ処
理を行う場合でも、その都度アドレス処理は１クロツタ
で処理することができる。また、カウンタ６は計数を中
断することなく、連続的に行うことができる。

なお、本実施例では第１図においてプログラムメモリ１
やデータメモリ２に対するリードライト信号やその他制
御信号の信号系を省略しているが、アドレス信号のタイ
ミングに対応させればよい。

本実施例の他、次の例が挙げられる。

ｌ）　　本実施例では応用命令についてのジャンプ処理
を説明したが、単にジャンプ処理を行う場合、たとえば
サブルーチンプログラムやループ処理へ移行するための
ジャンプ処理においても、本発明を適用可能なことは言
うまでもない。

なお、ジャンプ先のアドレスが現在のアドレスよりも小
さいアドレスジャンプ数る場合は、アドレスジャンプ数
は負の値を用いることになる。

２）　　本実施例では命令レジスタによりジャンプ命令
（応用命令）を検出したが、デコーダなどのコード識別
回路を用いることも可能である。

［発明の効果１ 以上、説明したように本発明によれば、初期値固定の計
数手段（カウンタ）を用いても１演算クロツクでジャン
プ処理が可能となるので、ジャンプアドレス数の合計ク
ロック分従来回路よりも演算時間が短縮化される。また
、固定初期値の計数手段を用いることにより、電源起動
のような初期処理に１ビツトのリセット信号のみを用い
ることができ、回路が簡素化されるという効果が得られ
る。

【図面の簡単な説明】

第１図は本発明実施例の回路構成を示すブロック図、 第２図は第１図のプログラムカウンタ５の回路構成を示
すブロック図、 第３図は本発明実施例の応用命令のフォーマットを示す
説明図、 第４図は本発明実施例のプログラム命令の配列順を示す
説明図である。 １・・・プログラムメモリ、 ２・・・データメモリ、 ３・・・ピットシーケンス演算器、 ４・・・命令レジスタ、 ５・・・プログラムカウンタ、 ６・・・カウンタ、 ６−１・・・オア回路、 ６−２．７−１・・・アンド回路、 ７・・・第１加算器、 ８・・・第２加算器、 ９・・・演算レジスタ、 ｌＯ・・・ビット演算器、 ＩＩ・・・マルチプレクサ。

Claims (1)

1. 【特許請求の範囲】 １）演算の対象のプログラム命令をプログラムメモリか
   ら順次にアドレス指定により読出すプログラム読出し回
   路であって、 前記プログラムメモリの読出し開始位置を初期設定値と
   なし、前記演算の実行毎に計数値を数値“１”ずつ連続
   的に更新する計数手段と、 前記プログラム命令の中のジャンプ命令についてはアド
   レスジャンプ数を当該ジャンプ命令の中に予め記載し、
   前記プログラムメモリから読出されたプログラム命令が
   前記ジャンプ命令であることを検出するジャンプ検出手
   段と、 該ジャンプ命令検出手段により前記ジャンプ命令が検出
   されたときは当該ジャンプ命令の示すアドレスジャンプ
   数を累積的に加算する第１加算手段と、 前記計数手段の計数結果および前記第１加算手段の累積
   結果を加算し、当該加算結果を前記プログラムメモリに
   対する読出しアドレスとして出力する第２加算手段と を具えたことを特徴とするプログラム読出し回路。