JPH0228569A - 回路の遅延解析方式 - Google Patents
回路の遅延解析方式Info
- Publication number
- JPH0228569A JPH0228569A JP63179753A JP17975388A JPH0228569A JP H0228569 A JPH0228569 A JP H0228569A JP 63179753 A JP63179753 A JP 63179753A JP 17975388 A JP17975388 A JP 17975388A JP H0228569 A JPH0228569 A JP H0228569A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- analysis
- delay
- delay time
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Measurement Of Resistance Or Impedance (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は回路の遅延解析方式に関し、特にネットワーク
情報および遅延時間情報に基づく回路の遅延解析方式に
関する。
情報および遅延時間情報に基づく回路の遅延解析方式に
関する。
従来、この種の回路の遅延解析方式１よ、回路記憶手段
（遅延解析の対象となる回路に関するネットワーク情報
および遅延時間情報を記憶する手段）および遅延時間解
析手段を含んで構成されており、遅延解析の対象となる
回路の経路解析（回路中の経路毎に行われる遅延時間の
解析）を行っていた（例えば、特願昭６１−４４５８６
号および特願昭６２−７２０３８号）。
（遅延解析の対象となる回路に関するネットワーク情報
および遅延時間情報を記憶する手段）および遅延時間解
析手段を含んで構成されており、遅延解析の対象となる
回路の経路解析（回路中の経路毎に行われる遅延時間の
解析）を行っていた（例えば、特願昭６１−４４５８６
号および特願昭６２−７２０３８号）。
（発明が解決しようとする課題〕
上述した従来の回路の遅延解析方式では、遅延時間解析
手段において経路解析だけが行われているので、遅延時
間エラーであると判定された経路（経路解析の解析結果
である経路の遅延時間がその目標値を越えている経路）
が複数検出されてそれらの複数の経路の遅延時間エラー
が１つの回路素子によって生じていても、各経路につい
てその経路中の全ての回路素子を人手により解析して遅
延時間エラーの原因となった回路素子を検出しなければ
ならず、その解析に多くの時間が必要になるという欠点
がある。
手段において経路解析だけが行われているので、遅延時
間エラーであると判定された経路（経路解析の解析結果
である経路の遅延時間がその目標値を越えている経路）
が複数検出されてそれらの複数の経路の遅延時間エラー
が１つの回路素子によって生じていても、各経路につい
てその経路中の全ての回路素子を人手により解析して遅
延時間エラーの原因となった回路素子を検出しなければ
ならず、その解析に多くの時間が必要になるという欠点
がある。
本発明の目的は、上述の点に鑑み、遅延時間解析手段に
よる解析で遅延時間エラーであると判定された経路中の
全ての回路素子を解析し遅延時間エラーの原因となった
可能性の高い回路素子（エラー回路素子）を特定するエ
ラー回路素子特定手段を設けることにより、従来に比べ
てはるかに短時間で的確にエラー回路素子を特定するこ
とができる回路の遅延解析方式を提供することにある。
よる解析で遅延時間エラーであると判定された経路中の
全ての回路素子を解析し遅延時間エラーの原因となった
可能性の高い回路素子（エラー回路素子）を特定するエ
ラー回路素子特定手段を設けることにより、従来に比べ
てはるかに短時間で的確にエラー回路素子を特定するこ
とができる回路の遅延解析方式を提供することにある。
本発明の回路の遅延解析方式は、遅延解析の対象となる
回路に関するネットワーク情報および遅延時間情報を記
憶する回路記憶手段と、この回路記憶手段から読み出さ
れた情報に基づいて遅延解析の対象となる回路の経路解
析を行いその解析結果を出力する遅延時間解析手段と、
この遅延時間解析手段により求められた経路解析の解析
結果に基づきエラー回路素子を特定しその特定に基づく
情報を出力するエラー回路素子特定手段とを有する。
回路に関するネットワーク情報および遅延時間情報を記
憶する回路記憶手段と、この回路記憶手段から読み出さ
れた情報に基づいて遅延解析の対象となる回路の経路解
析を行いその解析結果を出力する遅延時間解析手段と、
この遅延時間解析手段により求められた経路解析の解析
結果に基づきエラー回路素子を特定しその特定に基づく
情報を出力するエラー回路素子特定手段とを有する。
本発明の回路の遅延解析方式では、回路記憶手段が遅延
解析の対象となる回路に関するネットワーク情報および
遅延時間情報を記憶し、遅延時間解析手段が回路記憶手
段から読み出された情報に基づいて遅延解析の対象とな
る回路の経路解析を行いその解析結果を出力し、エラー
回路素子特定手段が遅延時間解析手段により求められた
経路解析の解析結果に基づきエラー回路素子を特定しそ
の特定に基づく情報を出力する。
解析の対象となる回路に関するネットワーク情報および
遅延時間情報を記憶し、遅延時間解析手段が回路記憶手
段から読み出された情報に基づいて遅延解析の対象とな
る回路の経路解析を行いその解析結果を出力し、エラー
回路素子特定手段が遅延時間解析手段により求められた
経路解析の解析結果に基づきエラー回路素子を特定しそ
の特定に基づく情報を出力する。
次に、本発明について図面を参照して説明する。
第１図は、本発明の回路の遅延解析方式の一実施例の構
成を示すブロック図である。本実施例の回路の遅延解析
方式は、回路記憶手段１と、遅延時間解析手段２と、エ
ラー回路素子特定手段３とを含んで構成されている。
成を示すブロック図である。本実施例の回路の遅延解析
方式は、回路記憶手段１と、遅延時間解析手段２と、エ
ラー回路素子特定手段３とを含んで構成されている。
エラー回路素子特定手段３は、回路解析部３１と、回路
素子特定化部３−２と、結果出力部３３とを含んで構成
されている。
素子特定化部３−２と、結果出力部３３とを含んで構成
されている。
次に、このように構成された本実施例の回路の遅延解析
方式の動作について説明する。
方式の動作について説明する。
回路の遅延解析に際しては、回路記憶手段１は遅延時間
の対象となる回路（論理回路）に関する全てのネットワ
ーク情報および遅延時間情報を記憶している。
の対象となる回路（論理回路）に関する全てのネットワ
ーク情報および遅延時間情報を記憶している。
遅延時間解析手段２は、回路記憶手段１から読み出され
た情報（遅延解析の対象となる回路に関するネットワー
ク情報および遅延時間情報）に基づいて遅延解析の対象
となる回路の経路解析を行い、その解析結果を出力する
。
た情報（遅延解析の対象となる回路に関するネットワー
ク情報および遅延時間情報）に基づいて遅延解析の対象
となる回路の経路解析を行い、その解析結果を出力する
。
遅延時間解析手段２による経路解析の解析結果を入力し
たエラー回路素子特定手段３内の経路解析部３−１は、
経路解析の解析結果によって遅延時間エラーであると判
定された経路の各々について各経路中の回路素子を取り
出して記憶する。
たエラー回路素子特定手段３内の経路解析部３−１は、
経路解析の解析結果によって遅延時間エラーであると判
定された経路の各々について各経路中の回路素子を取り
出して記憶する。
回路素子特定化部３−２は、経路解析部３−１で記憶さ
れた回路素子の中から始点および終点の異なる複数の経
路中に存在している回路素子を解析しエラー回路素子を
特定し、エラー回路素子の情報およびそのエラー回路素
子を含む経路の情報を記憶する。
れた回路素子の中から始点および終点の異なる複数の経
路中に存在している回路素子を解析しエラー回路素子を
特定し、エラー回路素子の情報およびそのエラー回路素
子を含む経路の情報を記憶する。
結果出力部３−３は、回路素子特定化部３−２で記憶さ
れたエラー回路素子の情報およびそのエラー回路素子を
含む経路の情報（回路素子特定化部３−２によるエラー
回路素子の特定に基づく情報）を出力する。
れたエラー回路素子の情報およびそのエラー回路素子を
含む経路の情報（回路素子特定化部３−２によるエラー
回路素子の特定に基づく情報）を出力する。
次に、本実施例の回路の遅延解析方式の動作をさらに具
体的に説明する。なお、ここでは第２図に示す回路素子
４〜１２を有する回路で遅延時間エラーが発生した場合
の動作について説明する。
体的に説明する。なお、ここでは第２図に示す回路素子
４〜１２を有する回路で遅延時間エラーが発生した場合
の動作について説明する。
まず、第２図に示す回路中の回路素子４と回路素子６と
を結ぶ経路および回路素子５と回路素子７とを結ぶ経路
で遅延時間エラーが生じたことが、回路記憶手段１内の
情報に基づいて遅延時間解析手段２により解析される（
この解析結果は遅延時間解析手段２により出力される）
。
を結ぶ経路および回路素子５と回路素子７とを結ぶ経路
で遅延時間エラーが生じたことが、回路記憶手段１内の
情報に基づいて遅延時間解析手段２により解析される（
この解析結果は遅延時間解析手段２により出力される）
。
この解析（経路解析）の解析結果に基づいて、エラー回
路素子特定手段３内の経路解析部３−１により、回路素
子４と回路素子６とを結ぶ経路中の回路素子は符号４．
８．１０．１１および６で示される回路素子であるこ
とならびに回路素子５と回路素子７とを結ぶ経路中の回
路素子は符号５，９１０、１１．１２および７で示され
る回路素子であることが求められる。
路素子特定手段３内の経路解析部３−１により、回路素
子４と回路素子６とを結ぶ経路中の回路素子は符号４．
８．１０．１１および６で示される回路素子であるこ
とならびに回路素子５と回路素子７とを結ぶ経路中の回
路素子は符号５，９１０、１１．１２および７で示され
る回路素子であることが求められる。
次に、回路素子特定化部３−２により、経路解析部３−
１によって求められた回路素子の中で回路素子１０およ
び１１が回路素子４と回路素子６とを結ぶ経路および回
路素子５と回路素子７とを結ぶ経路の双方の中に存在す
ることが求められ、このことに基づいて回路素子１０お
よび１１がエラー回路素子として特定される。
１によって求められた回路素子の中で回路素子１０およ
び１１が回路素子４と回路素子６とを結ぶ経路および回
路素子５と回路素子７とを結ぶ経路の双方の中に存在す
ることが求められ、このことに基づいて回路素子１０お
よび１１がエラー回路素子として特定される。
最後に、このようにして求められた解析結果（回路素子
特定化部３−２によるエラー回路素子１０および１１の
特定に基づく情報）が、結果出力部３−３により出力さ
れる。
特定化部３−２によるエラー回路素子１０および１１の
特定に基づく情報）が、結果出力部３−３により出力さ
れる。
以上説明したように本発明は、遅延時間解析手段による
解析で遅延時間エラーであると判定された経路中の全て
の回路素子を解析しエラー回路素子を特定するエラー回
路素子特定手段を設けることにより、従来に比べてはる
かに短時間で的確にエラー回路素子を特定することがで
きるという効果がある。
解析で遅延時間エラーであると判定された経路中の全て
の回路素子を解析しエラー回路素子を特定するエラー回
路素子特定手段を設けることにより、従来に比べてはる
かに短時間で的確にエラー回路素子を特定することがで
きるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図、
第２図は第１図に示す回路の遅延解析方式による遅延解
析の対象となる回路の一例を示す図である。 図において、 ■・・・回路記憶手段、 ２・・・遅延時間解析手段、 ３・・・エラー回路素子特定手段、 ３−１・経路解析部、 ３−２・回路素子特定化部、 ３−３・結果出力部、 ４〜１２・回路”素子である。
析の対象となる回路の一例を示す図である。 図において、 ■・・・回路記憶手段、 ２・・・遅延時間解析手段、 ３・・・エラー回路素子特定手段、 ３−１・経路解析部、 ３−２・回路素子特定化部、 ３−３・結果出力部、 ４〜１２・回路”素子である。
Claims (1)
- 【特許請求の範囲】 遅延解析の対象となる回路に関するネットワーク情報お
よび遅延時間情報を記憶する回路記憶手段と、 この回路記憶手段から読み出された情報に基づいて遅延
解析の対象となる回路の経路解析を行いその解析結果を
出力する遅延時間解析手段と、この遅延時間解析手段に
より求められた経路解析の解析結果に基づきエラー回路
素子を特定しその特定に基づく情報を出力するエラー回
路素子特定手段と を有することを特徴とする回路の遅延解析方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179753A JPH0228569A (ja) | 1988-07-19 | 1988-07-19 | 回路の遅延解析方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179753A JPH0228569A (ja) | 1988-07-19 | 1988-07-19 | 回路の遅延解析方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0228569A true JPH0228569A (ja) | 1990-01-30 |
Family
ID=16071277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63179753A Pending JPH0228569A (ja) | 1988-07-19 | 1988-07-19 | 回路の遅延解析方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0228569A (ja) |
-
1988
- 1988-07-19 JP JP63179753A patent/JPH0228569A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0228569A (ja) | 回路の遅延解析方式 | |
| JP3099770B2 (ja) | ネットワーク監視システムにおける障害情報管理方式 | |
| JPH11327967A (ja) | ログファイル解析装置 | |
| JPH07319927A (ja) | 論理検証の網羅率測定方式 | |
| JPH01274545A (ja) | マルチ・レイヤ・トレーサ | |
| JPS6191736A (ja) | 主記憶履歴情報の編集出力方式 | |
| US5950204A (en) | Determining apparatus and determining method for inclusion relation between sets of parallel multiple ladder-structured data | |
| JPH0452835A (ja) | プログラムテスト評価方式 | |
| JPH0118514B2 (ja) | ||
| JPS60122426A (ja) | 書込みデ−タチエック方式 | |
| JP2537778B2 (ja) | デ−タ入力装置 | |
| KR950016407A (ko) | 사설교환기에 있어서 측정된 트래픽 데이타의 저장 및 출력방법 및 그 시스템 | |
| JPH0446744A (ja) | 作業進度把握方法 | |
| JPH03209542A (ja) | 通信制御プログラムの連動テストデータ自動生成方式及びその装置 | |
| JP3274515B2 (ja) | 通信情報処理方法設定方式 | |
| CN121008560A (zh) | 故障根因分析方法、装置、电子设备及存储介质 | |
| JPH0258137A (ja) | データ採取方式 | |
| JPH0546498A (ja) | 伝送データ分析装置 | |
| JPH0477940A (ja) | メモリ収集方式 | |
| JPS59144013A (ja) | マルチトラツク記録装置のエラ−測定装置 | |
| KR20030018889A (ko) | 차량의 데이터 로그 방법 | |
| JPS6359638A (ja) | エラ−ログ方式 | |
| JPH0312865A (ja) | データ読み出し装置 | |
| JPS61192072A (ja) | デ−タ変化点検出装置 | |
| JPH01226048A (ja) | エラーロギング方式 |