JPH02288721A - 位相調整回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、位相調整回路に関し、特に、シリアルデータ
を取り組む際の取り込みクロックとシリアルデータとの
位相調整を行う位相調整回路に関する。

（従来の技術） 従来、シリアルデータをタロツクで取り込む場合には、
シリアルデータを送出する側がシリアルデータとクロッ
クを一定の位相関係に保って送出するだけで、受け取る
側では、タイミング調整を行っていなかった。

（発明が解決しようとする課題） 上述した従来のシリアルデータの収り込みは、受け取り
側で何もしていない場合、配線遅延等により位相関係が
変化してしまった時に取り込みを失敗するという欠点が
ある。また、シリアルデータを送出する側と、受け取る
側のタロツクは同一クロックでなければ受け取れないと
いう欠点がある。

（課題を解決するための手段） 本発明による位相調整回路は、予め定めたシリアルデー
タの位相を任意時間遅延させる遅延選択回路と、この遅
延回路で遅延されたシリアルデータをクロックのタイミ
ングで受け取るシフトレジスタと、このシフトレジスタ
の出力をラッチするラッチ回路と、このラッチ回路のラ
ッチ信号を発生するフリップフロップと、前記ラッチ回
路でラッチされたデータと予め用意した前記予め定めた
シリアルデータと等しい内部保持データとを比較し、そ
の比較結果に基づいて、前記遅延選択回路の遅延時間を
制御する制御回路とを備える。

（実施例） 次に本発明について図面を参照して説明する。

第１図は本発明の位相調整回路の一実施例を示すブロッ
ク回路図である。

シリアルデータａは、図示されていない外部回路から遅
延選択回路１に入力される。一方、クロックｂは図示さ
れていない外部回路がらシフトレジスタ２に入力される
他、図示されていない外部回路（データの受け取り回路
）に送出される。シリアルデータａは遅延選択回路１に
おいてマイコン（制御回路）５がら送出される遅延選択
信号ｄによって遅延され、シリアルデータＣとしてシフ
トレジスタ２と上記外部回路（データの受け取り回路）
に送出される。シフトレジスタ２ではシリアルデータＣ
をクロックｂで取り込みパラレルデータｊとしてラッチ
回路４に送出する。シフトレジスタ最上位ビット信号ｅ
は、ラッチ回路４ヘラッチ信号ｇを送出するためにフリ
ップフロップ３に入力されている。ラッチ回路４の出力
にはマイコン５に入力されている。マイコン５から出力
されるリセット信号ｆはシフトレジスタ２およびフリッ
プフロップ３をリセットし、位相調整終了信号ｉは図示
されていない外部回路に接続される。

位相調整スタート信号りは外部回路からの信号で、マイ
コン５に入力されている。

まず、図示されていない上位回路は、位相調整スタート
信号りでマイコン５に位相調整スタートを知らせると同
時に、予めマイコン５の内部レジスタに格納しである８
とットデータと同じデータパターン、たとえば“ｔｏｏ
ｏｔｏｏｏ″等の繰り返しパターンをシリアルデータａ
として送出する。マイコン５は、位相調整スタート信号
りを受けると、遅延選択信号ｄでシリアルデータの遅延
時間を設定し、リセット信号ｆを解除する。

遅延されたシリアルデータＣは、マイコン５によって設
定された時間だけシリアルデータａを遅延した信号で、
遅延選択回路１がらシフトレジスタ２に送出される。シ
フトレジスタ２はクロックｂでシリアルデータＣを受け
取る。シリアルデータＣの“１″が最上位ビットに達す
ると、シフトレジスタ最上位ビット信号ｅによりフリッ
プフロップ３が“１″になり、ラッチ信号ｇによりラッ
チ４は、パラレルデータｊをラッチする。マイコン５は
リセット信号ｆを解除した後パラレルデータｊがラッチ
される時間待ってパラレルデータｋを読み取り、内部デ
ータパターンと比較する。比較すると同時にリセット信
号ｆを通してフリップフロップ３およびシフトレジスタ
２にリセット信号を送出し、フリップフロップ３および
シフトレジスタ２をリセットする。

以上の動作を数回繰り返し、内部データパターンと取り
込んだパラレルデータパターンが完全に一致する遅延時
間に遅延選択回路１の遅延時間を遅延選択信号ｄで固定
する０選択信号を固定した後、上位回路に、位相調整終
了信号ｌを送出してシリアルデータａの位相調整を終了
する。

（発明の効果） 以上説明したように本発明は、外部からのシリアルデー
タの取り込みのためのシリアルデータとクロックの位相
関係を考えなくても、自動的にシリアルデータの位相調
整を行い確実な、データの取り込みができる。また、シ
リアルデータ送出側のクロックでなくても、クロック周
期が同じであれば、位相調整を行い、シリアルデータを
確実に受け取れるタイミングに調整できるという効果が
ある。

【図面の簡単な説明】 第１図は本発明による位相調整回路の一実施例を示すブ
ロック回路図である。 １・・・遅延選択回路、 ２・・・シフトレジスタ、 ３・・・ フリップフロップ、 ４・・・ラッチ回路、 ５・・・マイク ロコンピュータ。

Claims (1)

【特許請求の範囲】
1. 予め定めたシリアルデータの位相を任意時間遅延させる
   遅延選択回路と、この遅延回路で遅延されたシリアルデ
   ータをクロックのタイミングで受け取るシフトレジスタ
   と、このシフトレジスタの出力をラッチするラッチ回路
   と、このラッチ回路のラッチ信号を発生するフリップフ
   ロップと、前記ラッチ回路でラッチされたデータと予め
   用意した前記予め定めたシリアルデータと等しい内部保
   持データとを比較し、その比較結果に基づいて、前記遅
   延選択回路の遅延時間を制御する制御回路とを備えて成
   ることを特徴とする位相調整回路。