JPH02288730A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
- Publication number
- JPH02288730A JPH02288730A JP11153289A JP11153289A JPH02288730A JP H02288730 A JPH02288730 A JP H02288730A JP 11153289 A JP11153289 A JP 11153289A JP 11153289 A JP11153289 A JP 11153289A JP H02288730 A JPH02288730 A JP H02288730A
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- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- DTAPQAJKAFRNJB-UHFFFAOYSA-N Promecarb Chemical compound CNC(=O)OC1=CC(C)=CC(C(C)C)=C1 DTAPQAJKAFRNJB-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し、特にデジタル信号を
アナログ信号に変換するＤ／Ａ変換器に関する。
アナログ信号に変換するＤ／Ａ変換器に関する。
マイクロコンピュータなどに内蔵される従来のＤ／Ａ変
換器の回路を第４図に示す。第４図は、４ビツトのＲ−
ストリング方式電圧出力型Ｄ／Ａ変換器の例である。ア
ナログ基準電圧は、ＡＶＲＥＦ （−）とＡＶＲＥＦ
（＋）端子に印加する。
換器の回路を第４図に示す。第４図は、４ビツトのＲ−
ストリング方式電圧出力型Ｄ／Ａ変換器の例である。ア
ナログ基準電圧は、ＡＶＲＥＦ （−）とＡＶＲＥＦ
（＋）端子に印加する。
ＡＶＲＥＦ （−）とＡＶＲＥＦ （＋）端子の間には
抵抗１が２’＝１６個直列に接続されている。
抵抗１が２’＝１６個直列に接続されている。
抵抗１の抵抗値はＲで、すべて等しくアナログ基準電圧
を１６に分割する。ＣＰＵ （中央処理装置）らアナロ
グ信号に変換しようとするデジタル信号とクロックパル
ス３が４個のフリップフロップ４〜７に入力される。
を１６に分割する。ＣＰＵ （中央処理装置）らアナロ
グ信号に変換しようとするデジタル信号とクロックパル
ス３が４個のフリップフロップ４〜７に入力される。
デジタル信号の上位側２本が入力されるフリップフロッ
プ６．７の出力はインバータ及びＮＯＲゲートからなる
デコーダ８に入力される。デコーダ８の出力ＸＯ〜Ｘ３
は、抵抗１の分割点にそれぞれ接続されアナログスイッ
チとして動作する１６個のトランスファゲート２のゲー
ト入力となる。１６個のトランスファゲート２は４×４
のマトリクス構造をしており、各列のゲート信号は共通
で、各行の出力も共通に接続される。デジタル信号の下
位側３本が入力されるフリップフロップ４〜６の出力は
、ＥＯＲゲー）、ＮＯＲゲート。
プ６．７の出力はインバータ及びＮＯＲゲートからなる
デコーダ８に入力される。デコーダ８の出力ＸＯ〜Ｘ３
は、抵抗１の分割点にそれぞれ接続されアナログスイッ
チとして動作する１６個のトランスファゲート２のゲー
ト入力となる。１６個のトランスファゲート２は４×４
のマトリクス構造をしており、各列のゲート信号は共通
で、各行の出力も共通に接続される。デジタル信号の下
位側３本が入力されるフリップフロップ４〜６の出力は
、ＥＯＲゲー）、ＮＯＲゲート。
インバータからなるデコーダ９に入力される。デコーダ
９の出力ＹＯ〜Ｙ３は、トランスファゲート２にそれぞ
れ接続されアナログスイッチとして動作するトランスフ
ァゲート１０のゲート信号となる。４個のトランスファ
ゲート１０の出力は共通に接続されてアナログ出力端子
ＡＮＯに接続される。
９の出力ＹＯ〜Ｙ３は、トランスファゲート２にそれぞ
れ接続されアナログスイッチとして動作するトランスフ
ァゲート１０のゲート信号となる。４個のトランスファ
ゲート１０の出力は共通に接続されてアナログ出力端子
ＡＮＯに接続される。
次にこのＤ／Ａ変換器の動作を説明する。ＣＰＵ（中央
処理装置）がクロックパルス３を出力し、アナログ値に
変換しようとする４ビツトのデジタル値をフリップフロ
ップ４〜７に設定する。デコーダ８によりＸＯ〜Ｘ３の
うちの一本が選ばれ、またデコーダ９によりＹＯ〜Ｙ３
のうちの一本が選ばれる。こうしてデジタル値に対応す
る電圧値（たとえば０ＯＯＯＢＥはＡＶＲＥＦ （−）
が対応し、１０００Ｂｔ：）ｔ （ＡＶＲＥＦ （−）
＋ＡＶＲＥＦ Ｃ十））／２が対応する）をもつ抵抗
１の分割点に接続されるトランスファゲート２及びトラ
ンスファゲート１０がオンすることによりアナログ出力
端子ＡＮＯに所定のアナログ電圧が出力される。
処理装置）がクロックパルス３を出力し、アナログ値に
変換しようとする４ビツトのデジタル値をフリップフロ
ップ４〜７に設定する。デコーダ８によりＸＯ〜Ｘ３の
うちの一本が選ばれ、またデコーダ９によりＹＯ〜Ｙ３
のうちの一本が選ばれる。こうしてデジタル値に対応す
る電圧値（たとえば０ＯＯＯＢＥはＡＶＲＥＦ （−）
が対応し、１０００Ｂｔ：）ｔ （ＡＶＲＥＦ （−）
＋ＡＶＲＥＦ Ｃ十））／２が対応する）をもつ抵抗
１の分割点に接続されるトランスファゲート２及びトラ
ンスファゲート１０がオンすることによりアナログ出力
端子ＡＮＯに所定のアナログ電圧が出力される。
上述した従来のＤ／Ａ変換器において、アナログ信号に
変換しようとするデジタル信号を９□からＡ□へと変化
させた場合を考える。このときのタイミングチャートを
第２図に示す。フリップフロップ４〜７が９６（フリッ
プフロップ４がＬＳＢ）の時は、デコーダ出力ＹＯ−Ｙ
３のうちＹｌのみが選ばれている。次にデジタル信号が
Ａ８と変化し、クロックパルス３が入力されるとフリッ
プフロップ４〜７がＡ□となりデコーダ出力ＹＯ〜Ｙ３
のうちＹ２のみが選ばｈる。このＹｌが“１”から“θ
″に、Ｙ２が“θ″から“１”に変化する過渡状態にお
いて、デコーダ出力ＹＯが瞬間的に“１”になる。その
為アナログ出力端子ＡＮＯには、９ＨでもＡＭでもない
ＯＨに対応する電圧が出力される。すなわちアナログ出
力電圧に細いパルス状の雑音（グリッチと呼ぶ）が発生
する。以上に述べた例では、デジタル信号が９８からＡ
８へと変化させた場合であるが、一般的にデジタル信号
がＰからＱ（Ｐ、ＱはＯＨ〜ＦＭ）へと変化させた場合
にもグリッチが発生するときがある。Ｐ、Ｑがどういう
値のときに、グリッチが発生するかどうかは、デコーダ
９の回路構成に依存する。しかし、ＹＯ〜Ｙ３が変化す
る過渡状態において、Ｐ、Ｑがいかなる値であってもＰ
及びＱに対応するＹＯ〜Ｙ３のみが選ばれる回路を実現
することは困難である。また第２図のタイミングチャー
トでは、デコーダ９の出力のタイミングのずれに起因す
るグリッチを表わしているが、デコーダ８の出力のタイ
ミングのずれによっても同様にグリッジが発生する。デ
コーダ８，９の回路構成に依存してグリッチの大きさが
影響をうけるが通常は大きい。従って高い精度が要求さ
れる応用やアナログ出力を連続して使用する用途では、
グリッチが発生すると精度が悪くなったり、歪が発生す
るなどの欠点がある。例えばアナログ出力・を音量調節
に使用した場合ノイズが発生するという欠点がある。
変換しようとするデジタル信号を９□からＡ□へと変化
させた場合を考える。このときのタイミングチャートを
第２図に示す。フリップフロップ４〜７が９６（フリッ
プフロップ４がＬＳＢ）の時は、デコーダ出力ＹＯ−Ｙ
３のうちＹｌのみが選ばれている。次にデジタル信号が
Ａ８と変化し、クロックパルス３が入力されるとフリッ
プフロップ４〜７がＡ□となりデコーダ出力ＹＯ〜Ｙ３
のうちＹ２のみが選ばｈる。このＹｌが“１”から“θ
″に、Ｙ２が“θ″から“１”に変化する過渡状態にお
いて、デコーダ出力ＹＯが瞬間的に“１”になる。その
為アナログ出力端子ＡＮＯには、９ＨでもＡＭでもない
ＯＨに対応する電圧が出力される。すなわちアナログ出
力電圧に細いパルス状の雑音（グリッチと呼ぶ）が発生
する。以上に述べた例では、デジタル信号が９８からＡ
８へと変化させた場合であるが、一般的にデジタル信号
がＰからＱ（Ｐ、ＱはＯＨ〜ＦＭ）へと変化させた場合
にもグリッチが発生するときがある。Ｐ、Ｑがどういう
値のときに、グリッチが発生するかどうかは、デコーダ
９の回路構成に依存する。しかし、ＹＯ〜Ｙ３が変化す
る過渡状態において、Ｐ、Ｑがいかなる値であってもＰ
及びＱに対応するＹＯ〜Ｙ３のみが選ばれる回路を実現
することは困難である。また第２図のタイミングチャー
トでは、デコーダ９の出力のタイミングのずれに起因す
るグリッチを表わしているが、デコーダ８の出力のタイ
ミングのずれによっても同様にグリッジが発生する。デ
コーダ８，９の回路構成に依存してグリッチの大きさが
影響をうけるが通常は大きい。従って高い精度が要求さ
れる応用やアナログ出力を連続して使用する用途では、
グリッチが発生すると精度が悪くなったり、歪が発生す
るなどの欠点がある。例えばアナログ出力・を音量調節
に使用した場合ノイズが発生するという欠点がある。
本発明のＤ／Ａ変換器は、アナログ信号に変換しようと
するデジタル信号を記憶するフリップフロップと、該フ
リップフロップの出力によりオン、オフをするスイッチ
回路と、該スイッチ回路に接続される抵抗回路網と、該
フリップフロップの内容が変化した時に所定期間該抵抗
回路網の出力をオフするスイッチとを有している。
するデジタル信号を記憶するフリップフロップと、該フ
リップフロップの出力によりオン、オフをするスイッチ
回路と、該スイッチ回路に接続される抵抗回路網と、該
フリップフロップの内容が変化した時に所定期間該抵抗
回路網の出力をオフするスイッチとを有している。
第１図は本発明の一実施例の回路図である。従来例と同
じ４ビツトのＲ−ストリング方式電圧出力型Ｄ／Ａ変換
器である。アナログ基準電圧は、ＡＶＲＥＦ （−）と
ＡＶＲＥＦ （＋）端子に印加する。ＡＶＲＥＦ （−
）とＡＶＲＥＦ （＋）端子の間には、抵抗１が２’＝
１６個直列に接続されている。抵抗１の抵抗値はＲで、
すべて等しくアナログ基準電圧を１６に分割する。ＣＰ
Ｕから７す四グ信号に変換しようとするデジタル信号の
クロックパルス３が４個のフリップフロップ４〜７に入
力される。デジタル信号の上位側２本が入力されるフリ
ップフロップ６．７の出力は、インバータ及びＮＯＲゲ
ートからなるデコーダ８に入力される。デコーダ８の出
力Ｘ０−Ｘ３は抵抗１の分割点にそれぞれ接続されアナ
ログスイッチとして動作する１６個のトランスファゲー
ト２のゲート入力となる。１６個のトランスファゲート
２は４×４のマトリクス構造をしており、各列のゲート
信号は共通で、各行の出力も共通に接続される。デジタ
ル信号の下位側３本が入力されるフリップフロップ４〜
６の出力は、ＥＯＲゲート。
じ４ビツトのＲ−ストリング方式電圧出力型Ｄ／Ａ変換
器である。アナログ基準電圧は、ＡＶＲＥＦ （−）と
ＡＶＲＥＦ （＋）端子に印加する。ＡＶＲＥＦ （−
）とＡＶＲＥＦ （＋）端子の間には、抵抗１が２’＝
１６個直列に接続されている。抵抗１の抵抗値はＲで、
すべて等しくアナログ基準電圧を１６に分割する。ＣＰ
Ｕから７す四グ信号に変換しようとするデジタル信号の
クロックパルス３が４個のフリップフロップ４〜７に入
力される。デジタル信号の上位側２本が入力されるフリ
ップフロップ６．７の出力は、インバータ及びＮＯＲゲ
ートからなるデコーダ８に入力される。デコーダ８の出
力Ｘ０−Ｘ３は抵抗１の分割点にそれぞれ接続されアナ
ログスイッチとして動作する１６個のトランスファゲー
ト２のゲート入力となる。１６個のトランスファゲート
２は４×４のマトリクス構造をしており、各列のゲート
信号は共通で、各行の出力も共通に接続される。デジタ
ル信号の下位側３本が入力されるフリップフロップ４〜
６の出力は、ＥＯＲゲート。
ＮＯＲゲート、インバータからなるデコーダ９に入力さ
れる。デコーダ９の出力ＹＯ〜Ｙ３は、トランスファゲ
ート２にそれぞれ接続されアナログスイッチとして動作
するトランスファゲート１０のゲート信号となる。４個
のトランスファゲート１０の出力は共通に接続され、ト
ランスフアゲ−）１１はに接続される。トランスファゲ
ート１１はゲート入力がクロックパルス３の反転信号に
接続されており、アナログスイッチとして動作する。
れる。デコーダ９の出力ＹＯ〜Ｙ３は、トランスファゲ
ート２にそれぞれ接続されアナログスイッチとして動作
するトランスファゲート１０のゲート信号となる。４個
のトランスファゲート１０の出力は共通に接続され、ト
ランスフアゲ−）１１はに接続される。トランスファゲ
ート１１はゲート入力がクロックパルス３の反転信号に
接続されており、アナログスイッチとして動作する。
トランスファゲート１１の出力はアナログ出力端子ＡＮ
Ｏに接続される。
Ｏに接続される。
次にこのＤ／Ａ変換器の動作を説明する。ＣＰＵがクロ
ックパルス３を出力し、アナログ値に変換しようとする
４ビツトのデジタル値をフリップフロップ４〜７に設定
する。デコーダ８によりＸＯ〜Ｘ３のうちの一本が選ば
れ、またデコーダ９によりＹＯ〜Ｙ３のうちの一本が選
ばれる。こうしてデジタル値に対抗する電圧値をもつ抵
抗１の分割点に接続されるトランスファゲート２及びト
ランスファゲート１０がオンする。しかし従来例とは異
なり、クロックパルス３が出力されている間は、トラン
スフアゲ−）１１がオフするのでアナログ出力端子ＡＮ
Ｏは、ハイインピーダンス（高抵抗）状態になる。この
時、アナログ出力端子に接続される外部負荷が軽ければ
アナログ出力電圧は、はとんど変化せずクロックパルス
３が出力される直前の値を保持している。しばらく時間
かたちフリップフロップ４〜７．デーコーダ８゜９の出
力が所定の値に定まると、トランスファゲート２及びト
ランスファゲート１０がオンすう。
ックパルス３を出力し、アナログ値に変換しようとする
４ビツトのデジタル値をフリップフロップ４〜７に設定
する。デコーダ８によりＸＯ〜Ｘ３のうちの一本が選ば
れ、またデコーダ９によりＹＯ〜Ｙ３のうちの一本が選
ばれる。こうしてデジタル値に対抗する電圧値をもつ抵
抗１の分割点に接続されるトランスファゲート２及びト
ランスファゲート１０がオンする。しかし従来例とは異
なり、クロックパルス３が出力されている間は、トラン
スフアゲ−）１１がオフするのでアナログ出力端子ＡＮ
Ｏは、ハイインピーダンス（高抵抗）状態になる。この
時、アナログ出力端子に接続される外部負荷が軽ければ
アナログ出力電圧は、はとんど変化せずクロックパルス
３が出力される直前の値を保持している。しばらく時間
かたちフリップフロップ４〜７．デーコーダ８゜９の出
力が所定の値に定まると、トランスファゲート２及びト
ランスファゲート１０がオンすう。
次にクロックパルス３が出力されなくなるとトランスフ
アゲ−）１１がオンしてデジタル値に対応する電圧がア
ナログ出力端子ＡＮＯから出力される。従って、本実施
例では、クロックパルスの入力タイミング前後において
グリッチが発生することはない。以上のタイミングチャ
ートを第２図に示す。
アゲ−）１１がオンしてデジタル値に対応する電圧がア
ナログ出力端子ＡＮＯから出力される。従って、本実施
例では、クロックパルスの入力タイミング前後において
グリッチが発生することはない。以上のタイミングチャ
ートを第２図に示す。
なお、本実施例においてトランスフアゲ−）１１のゲー
ト入力にクロックパルス３の反転信号を接続したが、立
ち上がりクロックパルス３と同じで、クロック幅が狭い
、例えば第２図のクロックパルス４のような、フリップ
フロップ４〜７とデコーダ９とトランスファゲート１０
の遅延時間（通常数１０ｎｓ）よりは広いクロック幅を
もつ信号を生成しクロックパルス３０代りに接続しても
グリッチのないアナログ出力電圧が得られる。
ト入力にクロックパルス３の反転信号を接続したが、立
ち上がりクロックパルス３と同じで、クロック幅が狭い
、例えば第２図のクロックパルス４のような、フリップ
フロップ４〜７とデコーダ９とトランスファゲート１０
の遅延時間（通常数１０ｎｓ）よりは広いクロック幅を
もつ信号を生成しクロックパルス３０代りに接続しても
グリッチのないアナログ出力電圧が得られる。
第３図は、本発明の第２の実施例の回路図である。この
回路ははしご型抵抗回路網による３ピツ）Ｄ／Ａ変換器
の例の回路図である。３ビツトの２進デジタル信号入力
を第３図のようにＲと２Ｒで構成したはしご型抵抗回路
網に加えるとＤ／Ａ変換出力を得ることができる。はし
ご型抵抗回路網は、２ＲとＲの接続点から上位桁方向、
下位桁方向及びスイッチ方向のどちらを見ても、抵抗が
２Ｒとなるように作られている。あらかじめ基準電圧Ｖ
Ｒを印加し、′１”のデジタル入力の桁に対応するスイ
ッチがオン（２Ｒ端をＶＲに接続）、“０”に対応する
スイッチがオン（２Ｒ端はアース）となるようにしてお
けば出力端子ｖＯにはそれぞれの桁の重みに相当する電
圧を加算したアナログ電圧が出てくる。本実施例におい
て、デジタル信号入力を変化させ、クロックパルスを入
力すると、３個のＤ型Ｆ、Ｆの値が変化し、それに伴っ
てＤ型Ｆ、Ｆに接続されるスイッチがオン。
回路ははしご型抵抗回路網による３ピツ）Ｄ／Ａ変換器
の例の回路図である。３ビツトの２進デジタル信号入力
を第３図のようにＲと２Ｒで構成したはしご型抵抗回路
網に加えるとＤ／Ａ変換出力を得ることができる。はし
ご型抵抗回路網は、２ＲとＲの接続点から上位桁方向、
下位桁方向及びスイッチ方向のどちらを見ても、抵抗が
２Ｒとなるように作られている。あらかじめ基準電圧Ｖ
Ｒを印加し、′１”のデジタル入力の桁に対応するスイ
ッチがオン（２Ｒ端をＶＲに接続）、“０”に対応する
スイッチがオン（２Ｒ端はアース）となるようにしてお
けば出力端子ｖＯにはそれぞれの桁の重みに相当する電
圧を加算したアナログ電圧が出てくる。本実施例におい
て、デジタル信号入力を変化させ、クロックパルスを入
力すると、３個のＤ型Ｆ、Ｆの値が変化し、それに伴っ
てＤ型Ｆ、Ｆに接続されるスイッチがオン。
オフする。
３個のＤ型Ｆ、Ｆ及びそれに接続される３個のインバー
タ及び６個のスイッチそれぞれの遅延時間にはバラツキ
があり、クロックパルス入力直後の短時間において所定
のアナログ電圧が選ばれないことがある。
タ及び６個のスイッチそれぞれの遅延時間にはバラツキ
があり、クロックパルス入力直後の短時間において所定
のアナログ電圧が選ばれないことがある。
本実施例において、はしご型抵抗回路網の出力とアナロ
グ電圧出力端子との間に、クロックパルスが入力されて
いる間は、オフするスイッチを挿入している。従ってＤ
型Ｆ、Ｆ及びされに接続されるインバータ及びスイッチ
が所定の状態に定まってから、アナログ電圧が出力され
る為、グリッチが発生することはない。
グ電圧出力端子との間に、クロックパルスが入力されて
いる間は、オフするスイッチを挿入している。従ってＤ
型Ｆ、Ｆ及びされに接続されるインバータ及びスイッチ
が所定の状態に定まってから、アナログ電圧が出力され
る為、グリッチが発生することはない。
以上説明したように本発明は、抵抗回路網の出力と、ア
ナログ出力端子との間にスイッチを挿入することにより
、アナログ出力電圧に細いパルス状の雑音（グリッチ）
が発生するのを防止できる効果がある。
ナログ出力端子との間にスイッチを挿入することにより
、アナログ出力電圧に細いパルス状の雑音（グリッチ）
が発生するのを防止できる効果がある。
第３図は本発明の第２の実施例の回路図、第４図は従来
のＤ／Ａ変換器内蔵マイクロコンピュータの回路図であ
る。
のＤ／Ａ変換器内蔵マイクロコンピュータの回路図であ
る。
１・・・・・・抵抗、２，１０．１１・・団・０ＭＯ３
）ランスファゲート、３・・団・クロックパルス、４〜
７・・・・・・フリップフロップ、８，９・旧・・デコ
ーダ、ＸＯ〜Ｘ３．ＹＯ〜Ｙ３・・・・・・デコード出
力信号、ＡＶＲＥＦ （−）、ＡＶＲＥＦ （＋）、Ｖ
Ｒ・・川・７ナログ基準電圧入力端子、ＡＮＯ，ＶＯ・
・・・・・アナログ電圧出力端子。
）ランスファゲート、３・・団・クロックパルス、４〜
７・・・・・・フリップフロップ、８，９・旧・・デコ
ーダ、ＸＯ〜Ｘ３．ＹＯ〜Ｙ３・・・・・・デコード出
力信号、ＡＶＲＥＦ （−）、ＡＶＲＥＦ （＋）、Ｖ
Ｒ・・川・７ナログ基準電圧入力端子、ＡＮＯ，ＶＯ・
・・・・・アナログ電圧出力端子。
代理人 弁理士 内 原 晋
第１図は本発明の第１の実施例の回路図、第２図は従来
例と第一の実施例のタイミングチャート、第１図 第Ｚ図 第４図
例と第一の実施例のタイミングチャート、第１図 第Ｚ図 第４図
Claims (1)
- アナログ信号に変換しようとするデジタル信号を記憶す
るフリップフロップと、該フリップフロップの出力によ
りオン、オフをするスイッチ回路と、該スイッチ回路に
接続される抵抗回路網とを有するＤ／Ａ変換器において
、該フリップフロップの内容が変化した時に所定期間前
記抵抗回路網の出力をオフするスイッチを設けたことを
特徴とするＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11153289A JPH02288730A (ja) | 1989-04-28 | 1989-04-28 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11153289A JPH02288730A (ja) | 1989-04-28 | 1989-04-28 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02288730A true JPH02288730A (ja) | 1990-11-28 |
Family
ID=14563731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11153289A Pending JPH02288730A (ja) | 1989-04-28 | 1989-04-28 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02288730A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5052959A (ja) * | 1973-09-10 | 1975-05-10 | ||
| JPS6473827A (en) * | 1987-09-14 | 1989-03-20 | Seiko Epson Corp | Digital-analog conversion circuit |
-
1989
- 1989-04-28 JP JP11153289A patent/JPH02288730A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5052959A (ja) * | 1973-09-10 | 1975-05-10 | ||
| JPS6473827A (en) * | 1987-09-14 | 1989-03-20 | Seiko Epson Corp | Digital-analog conversion circuit |
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