JP2685534B2 - フィルムキャリヤ - Google Patents
フィルムキャリヤInfo
- Publication number
- JP2685534B2 JP2685534B2 JP23646088A JP23646088A JP2685534B2 JP 2685534 B2 JP2685534 B2 JP 2685534B2 JP 23646088 A JP23646088 A JP 23646088A JP 23646088 A JP23646088 A JP 23646088A JP 2685534 B2 JP2685534 B2 JP 2685534B2
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- JP
- Japan
- Prior art keywords
- film carrier
- wiring
- lead
- branch
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Wire Bonding (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体応用機器を多数のTAB製品によって
構成する場合に適用して有効な技術に関するもので、さ
らに詳しくは、TAB製品を多段に積層する場合に利用し
て有効な技術に関するものである。
構成する場合に適用して有効な技術に関するもので、さ
らに詳しくは、TAB製品を多段に積層する場合に利用し
て有効な技術に関するものである。
［従来の技術］ 従来の半導体記憶装置におけるファイルメモリを構成
するにあたっては、メモリ搭載の半導体製品を配線基板
上に平面的に載せ、この状態でリフローや半田浸漬など
のバッチ処理、またはアウタリードの基板への直接ボン
ディングなどが行われていた。
するにあたっては、メモリ搭載の半導体製品を配線基板
上に平面的に載せ、この状態でリフローや半田浸漬など
のバッチ処理、またはアウタリードの基板への直接ボン
ディングなどが行われていた。
ところが、上記のように半導体製品を配線基板上に単
に平面的に配設するのでは実装密度が低く、最近では、
半導体チップをフィルムキャリヤに搭載してなるTAB（T
ape Automated Bonding）製品を多段に積層して半導体
記憶装置のファイルメモリを構成して実装密度を高める
ことが考えられている。
に平面的に配設するのでは実装密度が低く、最近では、
半導体チップをフィルムキャリヤに搭載してなるTAB（T
ape Automated Bonding）製品を多段に積層して半導体
記憶装置のファイルメモリを構成して実装密度を高める
ことが考えられている。
第４図および第５図には従来のフィルムキャリヤが示
されている。
されている。
同図において符号11は両端にパーフォレーションホー
ル（図示せず）が形成されたポリイミドフィルムを表し
ており、このポリイミドフィルム11には、エッチングし
て作った銅箔のフィンガからなる配線リード12が担持さ
れている。また、ポリイミドフィルム11には長方形のデ
バイスホール13が形成されており、このデバイスホール
13には上記配線リード12のインナリード側先端部が突出
した状態となっている。なお、第４図および第５図にお
いて符号14はメモリが搭載された半導体チップを表して
おり、この半導体チップ14にはその端子上にバンプ14a
が形成され、この半導体チップ14はバンプ14aを介して
上記配線リード12に接続されている。また、第５図にお
いて符号15はレジンを表わしている。
ル（図示せず）が形成されたポリイミドフィルムを表し
ており、このポリイミドフィルム11には、エッチングし
て作った銅箔のフィンガからなる配線リード12が担持さ
れている。また、ポリイミドフィルム11には長方形のデ
バイスホール13が形成されており、このデバイスホール
13には上記配線リード12のインナリード側先端部が突出
した状態となっている。なお、第４図および第５図にお
いて符号14はメモリが搭載された半導体チップを表して
おり、この半導体チップ14にはその端子上にバンプ14a
が形成され、この半導体チップ14はバンプ14aを介して
上記配線リード12に接続されている。また、第５図にお
いて符号15はレジンを表わしている。
しかして、このようなTAB製品を多段に積層する場合
にあっては、各段のTAB製品の共通接続可能な電源ピ
ン、アドレスピンおよびデータピン等の配線リード12は
配線基板上の同一端子に接合するようにするのが実装密
度を向上させる上で有効である。
にあっては、各段のTAB製品の共通接続可能な電源ピ
ン、アドレスピンおよびデータピン等の配線リード12は
配線基板上の同一端子に接合するようにするのが実装密
度を向上させる上で有効である。
［発明が解決しようとする課題］ しかし、各段のTAB製品には、共通接続のできないチ
ップセレクトピン等の配線リード12も含まれている。そ
して、この共通接続できない配線リード12については配
線基板上の別個の端子（ランド）にそれぞれ接合しなけ
ればならない。このようなことから半導体チップ14をフ
ィルムキャリヤを用いて積層する場合には各段のTAB製
品に対応するフィルムキャリヤをそれぞれ用意すること
が必要となるが、その場合積層する個数に対応したフィ
ルムキャリヤが必要となるので、フィルムキャリヤの製
作費が嵩んでしまうという問題がある。
ップセレクトピン等の配線リード12も含まれている。そ
して、この共通接続できない配線リード12については配
線基板上の別個の端子（ランド）にそれぞれ接合しなけ
ればならない。このようなことから半導体チップ14をフ
ィルムキャリヤを用いて積層する場合には各段のTAB製
品に対応するフィルムキャリヤをそれぞれ用意すること
が必要となるが、その場合積層する個数に対応したフィ
ルムキャリヤが必要となるので、フィルムキャリヤの製
作費が嵩んでしまうという問題がある。
本発明は、かかる点に鑑みなされたもので、配線リー
ドの引回しが異なる製品にも適用できるフィルムキャリ
ヤを提供することを目的としている。
ドの引回しが異なる製品にも適用できるフィルムキャリ
ヤを提供することを目的としている。
この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。
については、本明細書の記述および添附図面から明らか
になるであろう。
［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
即ち、本発明に係るフィルムキャリヤは、半導体チッ
プの共通接続不可能な端子に接続される配線リードが分
岐配線リードとして構成されているものである。
プの共通接続不可能な端子に接続される配線リードが分
岐配線リードとして構成されているものである。
［作用］ 上記した手段によれば、分岐配線リードの一部を切断
することによって、配線リードの引回しを変えることが
できるという作用によって、TAB製品の積層の際に共通
接続不可能な配線リードについて段毎に配線リードの引
回しを変えることができることになる。したがって、フ
ィルムキャリヤの汎用性が向上されることになり、ひい
てはフィルムキャリヤの制作費低減が図れることにな
る。
することによって、配線リードの引回しを変えることが
できるという作用によって、TAB製品の積層の際に共通
接続不可能な配線リードについて段毎に配線リードの引
回しを変えることができることになる。したがって、フ
ィルムキャリヤの汎用性が向上されることになり、ひい
てはフィルムキャリヤの制作費低減が図れることにな
る。
［実施例］ 以下、本発明に係るフィルムキャリヤの実施例を図面
に基づいて説明する。
に基づいて説明する。
第１図には第１の実施例のフィルムキャリヤが示され
ている。
ている。
同図において符号１は両端にパーフォレーションホー
ル（図示せず）が形成されたポリイミドフィルムを表し
ており、このポリイミドフィルム１には、例えばエッチ
ングして作った銅箔のフィンガからなる配線リード２が
担持されている。また、ポリイミドフィルム１には長方
形のデバイスホール３が形成されており、このデバイス
ホール３には上記配線リード２のインナリード側先端が
突出した状態となっている。なお、第１図において符号
４はメモリが搭載された半導体チップを表しており、こ
の半導体チップ４にはその端子上にバンプ4a（第２図）
が形成され、この半導体チップ４はバンプを介して上記
配線リード２に接続されている。なお、この半導体チッ
プ４上はレジン等によってコートされる。
ル（図示せず）が形成されたポリイミドフィルムを表し
ており、このポリイミドフィルム１には、例えばエッチ
ングして作った銅箔のフィンガからなる配線リード２が
担持されている。また、ポリイミドフィルム１には長方
形のデバイスホール３が形成されており、このデバイス
ホール３には上記配線リード２のインナリード側先端が
突出した状態となっている。なお、第１図において符号
４はメモリが搭載された半導体チップを表しており、こ
の半導体チップ４にはその端子上にバンプ4a（第２図）
が形成され、この半導体チップ４はバンプを介して上記
配線リード２に接続されている。なお、この半導体チッ
プ４上はレジン等によってコートされる。
上記において、配線リード２には途中で２又状に分岐
される分岐配線リード２が含まれている。この分岐配線
リード２は共通接続不可能な端子に接続される例えばチ
ップセレクトピン等の配線リード２として構成されてお
り、分岐リード2a,2bを含んで構成されている。
される分岐配線リード２が含まれている。この分岐配線
リード２は共通接続不可能な端子に接続される例えばチ
ップセレクトピン等の配線リード２として構成されてお
り、分岐リード2a,2bを含んで構成されている。
次に、上記のようなフィルムキャリヤの使用方法を第
２図を用いて説明する。
２図を用いて説明する。
上記のフィルムキャリヤはTAB製品を２段に積層する
場合に用いられる。つまり、下側のTAB製品に使用する
場合には２又状に分岐される分岐配線２のうちの１本の
分岐リード2aを切断し、残りの分岐リード2bを配線リー
ド２として利用する。一方、上側のTAB製品に使用する
場合には、２又状に分岐される分岐配線リード2aのうち
分岐リード2bを切断し、残りの分岐リード2aを配線リー
ド２として利用する。
場合に用いられる。つまり、下側のTAB製品に使用する
場合には２又状に分岐される分岐配線２のうちの１本の
分岐リード2aを切断し、残りの分岐リード2bを配線リー
ド２として利用する。一方、上側のTAB製品に使用する
場合には、２又状に分岐される分岐配線リード2aのうち
分岐リード2bを切断し、残りの分岐リード2aを配線リー
ド２として利用する。
そうして、上下の半導体チップ4,4における共通接続
可能な端子に接続される電源ピン、アドレスピンおよび
データピン等の配線リード２は重ね合わせた状態で配線
基板６上の同じ端子（ランド）6aに接続され、上下の半
導体チップ4,4における共通接続不可能な端子に接続さ
れるチップセレクトピン等の配線リード２は分岐リード
2a,2bを介して配線基板６上の別個の端子（ランド）6b,
6cにそれぞれ接続される。
可能な端子に接続される電源ピン、アドレスピンおよび
データピン等の配線リード２は重ね合わせた状態で配線
基板６上の同じ端子（ランド）6aに接続され、上下の半
導体チップ4,4における共通接続不可能な端子に接続さ
れるチップセレクトピン等の配線リード２は分岐リード
2a,2bを介して配線基板６上の別個の端子（ランド）6b,
6cにそれぞれ接続される。
なお、TAB製品を積層する場合には、半導体チップ4,4
間に絶縁シート５を介装する。
間に絶縁シート５を介装する。
上記のように構成されたフィルムキャリヤによれば、
下記のような効果を得ることができる。
下記のような効果を得ることができる。
即ち、上記フィルムキャリヤによれば、共通接続でき
ないピンの配線リード２が分岐配線リード２として構成
されているので、その使用時に分岐配線リード２の一部
を切断することによって配線リードの引き回しを自由に
変えられるという作用によって、TAB製品の積層の際に
共通接続不可能な配線リード２について段毎に配線リー
ド２の引回しを変えることができる。したがって、フィ
ルムキャリヤの共通化が図れ、フィルムキャリヤの汎用
性の向上が図れることになる。
ないピンの配線リード２が分岐配線リード２として構成
されているので、その使用時に分岐配線リード２の一部
を切断することによって配線リードの引き回しを自由に
変えられるという作用によって、TAB製品の積層の際に
共通接続不可能な配線リード２について段毎に配線リー
ド２の引回しを変えることができる。したがって、フィ
ルムキャリヤの共通化が図れ、フィルムキャリヤの汎用
性の向上が図れることになる。
また、第３図には本発明に係るフィルムキャリヤの第
２の実施例が示されている。
２の実施例が示されている。
この実施例のフィルムキャリヤが第１の実施例のフィ
ルムキャリヤと異なる点は、積層される半導体チップ４
の共通接続不可能な端子に接続されるピンの配線リード
２が櫛歯状に分岐される５本の分岐リード2a,2b,2c,2d,
2eを有する分岐配線リード２として構成されている点で
ある。このフィルムキャリヤは半導体チップ４を５段に
積層する場合に利用される。
ルムキャリヤと異なる点は、積層される半導体チップ４
の共通接続不可能な端子に接続されるピンの配線リード
２が櫛歯状に分岐される５本の分岐リード2a,2b,2c,2d,
2eを有する分岐配線リード２として構成されている点で
ある。このフィルムキャリヤは半導体チップ４を５段に
積層する場合に利用される。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、上記ではフィルムキャリヤをメモリ製品に適
用した場合について述べたが、CPUその他の半導体チッ
プを積層する場合にも上記フィルムキャリヤを利用でき
る。
用した場合について述べたが、CPUその他の半導体チッ
プを積層する場合にも上記フィルムキャリヤを利用でき
る。
［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。
って得られる効果を簡単に説明すれば下記のとおりであ
る。
即ち、本発明に係るフィルムキャリヤは、半導体チッ
プの共通接続不可能な端子に接続される配線リードが分
岐配線として構成されているので、分岐配線の一部を切
断することによって、配線の引回しを変えることがで
き、TAB製品の積層の際に共通接続不可能な配線リード
について段毎に配線リードの引回しを変えることができ
ることになる。その結果、フィルムキャリヤの汎用性が
高まり、ひいてはフィルムキャリヤの製作費の低減が図
れることになる。
プの共通接続不可能な端子に接続される配線リードが分
岐配線として構成されているので、分岐配線の一部を切
断することによって、配線の引回しを変えることがで
き、TAB製品の積層の際に共通接続不可能な配線リード
について段毎に配線リードの引回しを変えることができ
ることになる。その結果、フィルムキャリヤの汎用性が
高まり、ひいてはフィルムキャリヤの製作費の低減が図
れることになる。
第１図は本発明に係るフィルムキャリヤの第１の実施例
の平面図、 第２図は第１図のフィルムキャリヤの使用状態を示す斜
視図図、 第３図は本発明に係るフィルムキャリヤの第２の実施例
の平面図、 第４図及び第５図は従来のフィルムキャリヤの平面図及
び断面図である。 １……ポリイミドテープ、２……配線リード、2a,2b,2
c,2d,2e……分岐リード、４……半導体チップ。
の平面図、 第２図は第１図のフィルムキャリヤの使用状態を示す斜
視図図、 第３図は本発明に係るフィルムキャリヤの第２の実施例
の平面図、 第４図及び第５図は従来のフィルムキャリヤの平面図及
び断面図である。 １……ポリイミドテープ、２……配線リード、2a,2b,2
c,2d,2e……分岐リード、４……半導体チップ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−5652（ＪＰ，Ａ) 特開 昭52−75981（ＪＰ，Ａ)
Claims (3)
- 【請求項１】端子位置が同じでしかも共通接続可能な端
子と共通接続不可能な端子とを含む半導体チップを多段
に積層する際に用いられるフィルムキャリヤであって、
上記共通接続不可能な端子に接続される配線リードが分
岐配線リードとして構成されていることを特徴とするフ
ィルムキャリヤ。 - 【請求項２】上記分岐配線リードは２又状に分岐される
分岐リードを有することを特徴とする請求項１記載のフ
ィルムキャリヤ。 - 【請求項３】上記分岐配線リードは櫛歯状に分岐される
分岐リードを有することを特徴とする請求項１記載のフ
ィルムキャリヤ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23646088A JP2685534B2 (ja) | 1988-09-22 | 1988-09-22 | フィルムキャリヤ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23646088A JP2685534B2 (ja) | 1988-09-22 | 1988-09-22 | フィルムキャリヤ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0286139A JPH0286139A (ja) | 1990-03-27 |
| JP2685534B2 true JP2685534B2 (ja) | 1997-12-03 |
Family
ID=17001076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23646088A Expired - Lifetime JP2685534B2 (ja) | 1988-09-22 | 1988-09-22 | フィルムキャリヤ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2685534B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH061095A (ja) * | 1992-06-19 | 1994-01-11 | Toshiba Corp | メモリカード |
-
1988
- 1988-09-22 JP JP23646088A patent/JP2685534B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0286139A (ja) | 1990-03-27 |
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