JPS61281694A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPS61281694A JPS61281694A JP60104251A JP10425185A JPS61281694A JP S61281694 A JPS61281694 A JP S61281694A JP 60104251 A JP60104251 A JP 60104251A JP 10425185 A JP10425185 A JP 10425185A JP S61281694 A JPS61281694 A JP S61281694A
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- 239000002131 composite material Substances 0.000 claims abstract description 17
- 238000007493 shaping process Methods 0.000 claims abstract description 16
- 230000001360 synchronised effect Effects 0.000 claims abstract description 5
- 230000010355 oscillation Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- 238000013139 quantization Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、ＶＴＲ（ビデオテープレコーダ）におけるク
ロマ信号の低域変換用に用いて好適なＰＬＬ（フェーズ
・ロックド・ループ）回路に関するもので、特に水平同
期パルスとパルス幅が異る等価パルス及び垂直同期パル
スに起因するＰＬＬ回路の同期はずれを防止せんとする
ものであろう（ロ） 従来の技術 昭和５６年１１月１０日に日本放送出版協会から発行さ
れたｒＮＨＫホームビデオ技術」第９５頁図７−２４に
は、水平同期パルスと等価パルスと垂直同期パルスとか
ら成る複合同期信号に同期した出力信号を得る為のＰＬ
Ｌ回路ｈ″一記載されている。前記ＰＬＬ回路は、ＶＣ
Ｏ（電圧制御発振器）と、該ＶＣＯの出力信号を分周す
る分周回路と、複合同期信号と前記分周回路の出力信号
とを比較し誤差信号を発生する位相比較回路とを備えて
おり、前記誤差信号を前記■Ｃｏに印加することにより
、前記ＶＣＯの発振周波数及び位相を前記複合同期信号
中の水平同期パルスの周波数及び位相に一致させるもの
である。
ロマ信号の低域変換用に用いて好適なＰＬＬ（フェーズ
・ロックド・ループ）回路に関するもので、特に水平同
期パルスとパルス幅が異る等価パルス及び垂直同期パル
スに起因するＰＬＬ回路の同期はずれを防止せんとする
ものであろう（ロ） 従来の技術 昭和５６年１１月１０日に日本放送出版協会から発行さ
れたｒＮＨＫホームビデオ技術」第９５頁図７−２４に
は、水平同期パルスと等価パルスと垂直同期パルスとか
ら成る複合同期信号に同期した出力信号を得る為のＰＬ
Ｌ回路ｈ″一記載されている。前記ＰＬＬ回路は、ＶＣ
Ｏ（電圧制御発振器）と、該ＶＣＯの出力信号を分周す
る分周回路と、複合同期信号と前記分周回路の出力信号
とを比較し誤差信号を発生する位相比較回路とを備えて
おり、前記誤差信号を前記■Ｃｏに印加することにより
、前記ＶＣＯの発振周波数及び位相を前記複合同期信号
中の水平同期パルスの周波数及び位相に一致させるもの
である。
ｅ→ 発明が解決しようとする問題点
しかしながら、前記複合同期信号中には、水平同期パル
スよりもパルス幅の狭い等価パルスや、前記水平同期パ
ルスよりもパルス幅の広い垂直同期パルスが含まれてい
る為、ＶＣＯが水平同期パルスに位相ロックされている
とき、前記等価パルスや垂直同期パルスが位相比較回路
に印加されると、前記位相比較回路から誤差信号が発生
し、前記ＶＣＯの発振周波数及び位相が変化するという
欠点があった。例えば、第３図（イ）に示す如く水平同
期パルス囚、等価パルス（Ｂ）、及び垂直同期パルス（
Ｏからなる複合同期信号とＶＣＯの出力信号を分周して
得られる第３図（ロ）に示す信号との位相比較を行うと
、第３図（／→に示す信号が位相比較回路の出力に得ら
れるが、水平同期パルス（５）に関して得られる正負対
象の信号囚はローパスフィルタを通すことにより零とな
るので誤差信号とならないが、等価パルス０３）に関し
て得られる信号（Ｂｌは負の誤差信号となり、垂直同期
パルス（Ｑに関して得られる信号（ｑは正の誤差信号と
なるので、ＰＬＬ回路が同期はずれを生じる危険があっ
た。
スよりもパルス幅の狭い等価パルスや、前記水平同期パ
ルスよりもパルス幅の広い垂直同期パルスが含まれてい
る為、ＶＣＯが水平同期パルスに位相ロックされている
とき、前記等価パルスや垂直同期パルスが位相比較回路
に印加されると、前記位相比較回路から誤差信号が発生
し、前記ＶＣＯの発振周波数及び位相が変化するという
欠点があった。例えば、第３図（イ）に示す如く水平同
期パルス囚、等価パルス（Ｂ）、及び垂直同期パルス（
Ｏからなる複合同期信号とＶＣＯの出力信号を分周して
得られる第３図（ロ）に示す信号との位相比較を行うと
、第３図（／→に示す信号が位相比較回路の出力に得ら
れるが、水平同期パルス（５）に関して得られる正負対
象の信号囚はローパスフィルタを通すことにより零とな
るので誤差信号とならないが、等価パルス０３）に関し
て得られる信号（Ｂｌは負の誤差信号となり、垂直同期
パルス（Ｑに関して得られる信号（ｑは正の誤差信号と
なるので、ＰＬＬ回路が同期はずれを生じる危険があっ
た。
ところで、微分回路と所定レベルのスライサとを組み合
わせた回路を用いれば、パルス幅の広い］々ルスのパル
ス幅圧縮を行うことが出来るので、前記第３図（イ）の
複合同期信号を前記回路に通せば、垂直同期パルスのパ
ルス幅を水平同期パルスのパルス幅に略等しくすること
が出来る。しかしながら、前記回路を用いても等価パル
スのパルス幅を伸張することは出来ず、ＰＬＬ回路が同
期はずれを生じる危険は未だ解消されない。
わせた回路を用いれば、パルス幅の広い］々ルスのパル
ス幅圧縮を行うことが出来るので、前記第３図（イ）の
複合同期信号を前記回路に通せば、垂直同期パルスのパ
ルス幅を水平同期パルスのパルス幅に略等しくすること
が出来る。しかしながら、前記回路を用いても等価パル
スのパルス幅を伸張することは出来ず、ＰＬＬ回路が同
期はずれを生じる危険は未だ解消されない。
に）問題点を解決するだめの手段
本発明は、上述の点に鑑み成されたもので、複合同期信
号を、該複合同期信号中の等価パルスのパルス幅を水平
同期パルスのパルス幅と略等しくなる様伸張するととも
に、前記複合同期信号中の垂直同期パルスのパルス幅を
水平同期パルスのパルス幅と略等しくなる様圧縮するパ
ルス整形回路を設け、該パルス整形回路の出力信号をＩ
−Ｈキラ一回路を介して位相比較回路に印加する様にし
起点を特徴とするう （ホ） 作用 本発明に依れば、位相比較回路に印加されるパルスのパ
ルス幅を略一定にすることが出来るので、ＰＬＬ回路を
誤動作無く正常に動作させることが出来る。
号を、該複合同期信号中の等価パルスのパルス幅を水平
同期パルスのパルス幅と略等しくなる様伸張するととも
に、前記複合同期信号中の垂直同期パルスのパルス幅を
水平同期パルスのパルス幅と略等しくなる様圧縮するパ
ルス整形回路を設け、該パルス整形回路の出力信号をＩ
−Ｈキラ一回路を介して位相比較回路に印加する様にし
起点を特徴とするう （ホ） 作用 本発明に依れば、位相比較回路に印加されるパルスのパ
ルス幅を略一定にすることが出来るので、ＰＬＬ回路を
誤動作無く正常に動作させることが出来る。
（へ）実施例
第１図は５本発明の一実施例を示す回路図で、（１）は
複合同期信号が印加される入力端子（２）とクロックパ
ルスが印加されるクロック端子（３）とを有するパルス
整形回路、（４）は該パルス整形回路（１１の出力信号
中に含まれる等価パルスの一部を削除する″−Ｈキラー
回路、（５）は３２０Ｈの発振周波数を有に分周する分
周回路、（７）は前記ＴＨキフー回路（４）の出力信号
の位相と前記分周回路（６）の出力信号の位相とを比較
し誤差信号を発生する位相比較回路。
複合同期信号が印加される入力端子（２）とクロックパ
ルスが印加されるクロック端子（３）とを有するパルス
整形回路、（４）は該パルス整形回路（１１の出力信号
中に含まれる等価パルスの一部を削除する″−Ｈキラー
回路、（５）は３２０Ｈの発振周波数を有に分周する分
周回路、（７）は前記ＴＨキフー回路（４）の出力信号
の位相と前記分周回路（６）の出力信号の位相とを比較
し誤差信号を発生する位相比較回路。
及び（８）は該位相比較回路（７＞の出力信号を前記Ｖ
ＣＯ（５）に印加する為のループフィルタである。
ＣＯ（５）に印加する為のループフィルタである。
入力端子（２）には、第４図（イ）に示される所定のノ
くルス幅の水平同期パルス（８）、前記水平同期パルス
よりも狭いパルス幅の等価パルス（Ｂ）、及び前記水平
同期パルスよりも広いパルス幅の垂直同期パルス（ｑを
含む複合同期信号が印加される。そして、前記複合同期
信号は、パルス整形回路ｆｉｌで整形され、該パルス整
形回路（１）の出力端には、第４図（ロ）に示す如き略
一定のパルス幅を有するパルスのパルス列が得られる。
くルス幅の水平同期パルス（８）、前記水平同期パルス
よりも狭いパルス幅の等価パルス（Ｂ）、及び前記水平
同期パルスよりも広いパルス幅の垂直同期パルス（ｑを
含む複合同期信号が印加される。そして、前記複合同期
信号は、パルス整形回路ｆｉｌで整形され、該パルス整
形回路（１）の出力端には、第４図（ロ）に示す如き略
一定のパルス幅を有するパルスのパルス列が得られる。
前記パルス整形回路（１）の出力信号は、ｌＨキラー回
路（４）に印加され１等価パル削除される。従って、Ｉ
ｎキラー回路（４）の出力端には１／２Ｈ同周期略一定
のパルス幅を有するパルスのみが発生する。前記１／２
Ｈキラー回路（４）の出力に得られるパルスは、位相比
較回路（７）に印加され、第４図（ノウに示す分周回路
（６）の出力信号と位相比較される。前記位相比較回路
（７）は、前記ＴＨキフー回路（４）の出力信号がｒＨ
Ｊで前記分周回路（６）の出力信号がｒＬＪＯ時出力ｒ
ＬＪを、前記″−Ｈキラ一回路（４）の出力信号がｒＨ
Ｊで前記分周回路（６）の出力信号がｒＨＪの時出力「
Ｈ“」を、それ以外の時出力「０」を発生するものであ
るから、前記位相比較回路（７）の出力信号は、第４図
に）の如くなるうそして、前記第４図に）の出力信号が
誤差信号としてループフィルタ（８）を介してＶＣＯ（
５）に印加されることにより、前記Ｖ ＣＯ（５１の発
振周波数及び位相が制御され、出力端子（９）に水平同
期パルスに同期した３２０Ｈの出力信号が得られる。
路（４）に印加され１等価パル削除される。従って、Ｉ
ｎキラー回路（４）の出力端には１／２Ｈ同周期略一定
のパルス幅を有するパルスのみが発生する。前記１／２
Ｈキラー回路（４）の出力に得られるパルスは、位相比
較回路（７）に印加され、第４図（ノウに示す分周回路
（６）の出力信号と位相比較される。前記位相比較回路
（７）は、前記ＴＨキフー回路（４）の出力信号がｒＨ
Ｊで前記分周回路（６）の出力信号がｒＬＪＯ時出力ｒ
ＬＪを、前記″−Ｈキラ一回路（４）の出力信号がｒＨ
Ｊで前記分周回路（６）の出力信号がｒＨＪの時出力「
Ｈ“」を、それ以外の時出力「０」を発生するものであ
るから、前記位相比較回路（７）の出力信号は、第４図
に）の如くなるうそして、前記第４図に）の出力信号が
誤差信号としてループフィルタ（８）を介してＶＣＯ（
５）に印加されることにより、前記Ｖ ＣＯ（５１の発
振周波数及び位相が制御され、出力端子（９）に水平同
期パルスに同期した３２０Ｈの出力信号が得られる。
前記パルス整形回路＋１＞は、第２図に示す如きもので
、入力端子（１１に印加された複合同期信号の各パルス
の立上りでセットされる第１フリップフロップ回路（１
１１と、該第１フリップフロップ回路住９のζ出力及び
クロック端子α２に印加されたクロックパルスのアンド
なとる第１アンドゲート（１３１と、該第１アンドゲー
トα謙の出力端に得られるクロックパルスを計数するカ
ウンタα（イ）と％該カウンタａ４の計数が第１の所定
値に達したとき出力信号を発生する第１デコーダ霞と、
前記カウンタα４の計数が第２の所定値になったとき出
力信号を発生する第２デコーダｔｔｅと、入力パルス及
び前記第１デコーダα９の出力信号に応じてセット信号
を発生する第２アンドゲートαηと、該第２アンドゲー
トαηの出力信号をセット信号とし、前記第２デコーダ
（１６１の出力信号をリセット信号とする第２フリップ
フロップ回路α秒と、入力信号と前記第１７リクプフロ
ツプ回路０印のζ出力とのオアをとるオアゲーＨ１と５
該オアゲート（１ｊの出力信号と前記第１フリップフロ
ップ回路（１１１のζ出力とのアンドをとる第３アンド
ゲート（イ）と、入力信号と前記第１フリツグフロツプ
回路（１１）のζ出力とに応じて前記カウンタα４のリ
セクト信号ｔｘ％生するノアゲートとな有するものであ
る。
、入力端子（１１に印加された複合同期信号の各パルス
の立上りでセットされる第１フリップフロップ回路（１
１１と、該第１フリップフロップ回路住９のζ出力及び
クロック端子α２に印加されたクロックパルスのアンド
なとる第１アンドゲート（１３１と、該第１アンドゲー
トα謙の出力端に得られるクロックパルスを計数するカ
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値に達したとき出力信号を発生する第１デコーダ霞と、
前記カウンタα４の計数が第２の所定値になったとき出
力信号を発生する第２デコーダｔｔｅと、入力パルス及
び前記第１デコーダα９の出力信号に応じてセット信号
を発生する第２アンドゲートαηと、該第２アンドゲー
トαηの出力信号をセット信号とし、前記第２デコーダ
（１６１の出力信号をリセット信号とする第２フリップ
フロップ回路α秒と、入力信号と前記第１７リクプフロ
ツプ回路０印のζ出力とのオアをとるオアゲーＨ１と５
該オアゲート（１ｊの出力信号と前記第１フリップフロ
ップ回路（１１１のζ出力とのアンドをとる第３アンド
ゲート（イ）と、入力信号と前記第１フリツグフロツプ
回路（１１）のζ出力とに応じて前記カウンタα４のリ
セクト信号ｔｘ％生するノアゲートとな有するものであ
る。
第４図（イ）の水平同期パルス囚が入力端子（ｌωに印
加されると、その立上りで第１７リツプフロツプ（１１
１がセクトされ、ζ出力が「Ｈ」になるうその時。
加されると、その立上りで第１７リツプフロツプ（１１
１がセクトされ、ζ出力が「Ｈ」になるうその時。
第２７リクプ７０ツブ回路ａ砂はリセットされており、
回出力がｒＨＪになっており、オアゲートα９の出力が
ｒＨＪになっているので、前記第１フリップフロップ回
路αＤのζ出力がｒＨＪになると第３アンドゲート噛の
出力がｒＨＪになり、出力信号が水平同期パルスと同時
に立上るつ前記第１フリクプフロツプ回路０１）のζ出
力がｒＨＪになると。
回出力がｒＨＪになっており、オアゲートα９の出力が
ｒＨＪになっているので、前記第１フリップフロップ回
路αＤのζ出力がｒＨＪになると第３アンドゲート噛の
出力がｒＨＪになり、出力信号が水平同期パルスと同時
に立上るつ前記第１フリクプフロツプ回路０１）のζ出
力がｒＨＪになると。
クロックパルスが第１アンドゲートα国を介してカウン
タ（１４ＶＣ印加され、前記カウンタα４の計数が開始
される。前記カラ／り０着の計数が進み第１の所定値に
達すると、第１デコーダαりから出力信号が発生する。
タ（１４ＶＣ印加され、前記カウンタα４の計数が開始
される。前記カラ／り０着の計数が進み第１の所定値に
達すると、第１デコーダαりから出力信号が発生する。
前記第１デコーダ霞からの出力信号の発生は、水平同期
信号の立下がりよりも早く、等価パルスの立下りよりも
遅い時間に設定され℃いるので、前記第１デコーダ（１
９の出力信号が発生すると第２アンドゲートａηの出力
がｒＨＪになり。
信号の立下がりよりも早く、等価パルスの立下りよりも
遅い時間に設定され℃いるので、前記第１デコーダ（１
９の出力信号が発生すると第２アンドゲートａηの出力
がｒＨＪになり。
第２７リツプフロツプ回路ａ樽がセットされる。その為
、前記第２７リツプフロツプ回路αυのζ出力が「Ｌ」
になるが、未だ水平同期信号が存在する為、オアゲート
α値の出力は「Ｈ」となり続け、出力端子（２１）の状
態は変化しない。更に時間が経過し。
、前記第２７リツプフロツプ回路αυのζ出力が「Ｌ」
になるが、未だ水平同期信号が存在する為、オアゲート
α値の出力は「Ｈ」となり続け、出力端子（２１）の状
態は変化しない。更に時間が経過し。
水平同期信号が立下がると、オアゲート（１９の出力６
ＺｒＬＪになり、第３アンドゲート■の出力もｒＬＪに
なるので、第４図（イ）の水平同期パルス（イ）に応じ
て出力端子Ｑυに第４図（ロ）に示す出力信号図が得ら
れる。前記水平同期信号の立下りから少許時間が経過し
、カウンタＩの値が第２の所定値に達すると、第２デコ
ーダ側から出力信号が発生し。
ＺｒＬＪになり、第３アンドゲート■の出力もｒＬＪに
なるので、第４図（イ）の水平同期パルス（イ）に応じ
て出力端子Ｑυに第４図（ロ）に示す出力信号図が得ら
れる。前記水平同期信号の立下りから少許時間が経過し
、カウンタＩの値が第２の所定値に達すると、第２デコ
ーダ側から出力信号が発生し。
第１及び第２フリップフロップ回路（１Ｂ及び０沙がリ
セットされ、第２図の回路は初期状態に戻る。
セットされ、第２図の回路は初期状態に戻る。
次に、入力端子帥に第４図（イ）の等価パルスｆＢ）が
印加されると、その立上りで第１フリツプフロクプ回路
住９がセットされ、ζ出力が「Ｈ」になるつその時、第
２フリップフロップ回路（１暗家リセツトされており、
ζ出力６ＺｒＨＪになっているので。
印加されると、その立上りで第１フリツプフロクプ回路
住９がセットされ、ζ出力が「Ｈ」になるつその時、第
２フリップフロップ回路（１暗家リセツトされており、
ζ出力６ＺｒＨＪになっているので。
前記等価パルスの立上りに応じて出力端子Ｑ１）がｒＨ
Ｊとなる。その後、前記等価パルスが立下がっても第２
７リツプフロツプ回路α１１７）ζ出力がｒＨＪを維持
し、オアゲートａ］の出力もｒＨＪを維持゛するので、
出力端子Ｑυに得られる出力信号も「Ｈ」を維持スる。
Ｊとなる。その後、前記等価パルスが立下がっても第２
７リツプフロツプ回路α１１７）ζ出力がｒＨＪを維持
し、オアゲートａ］の出力もｒＨＪを維持゛するので、
出力端子Ｑυに得られる出力信号も「Ｈ」を維持スる。
第１７リツプフロツプ回路α９のζ出力がｒＨＪになる
とカウンタα滲が計数を開始し、前記カウンタα萎の値
が第１の所定値に達すると第１デコーダａ９からｒＨＪ
出力が発生するが。
とカウンタα滲が計数を開始し、前記カウンタα萎の値
が第１の所定値に達すると第１デコーダａ９からｒＨＪ
出力が発生するが。
その時点では人力信号がｒＬＪになっているので、第２
アンドゲート（１８１から出力が発生せず、第２フリッ
プフロップ回路α暗ｉセットされない。カウンタ（１４
１の計数が進み第２の所定値に達すると、第２デコーダ
αｅからｒＨＪ出力が発生し、第１フリップフロップ回
路０Ｄがリセットされるので、そのζ出力がｒＬＪにな
り、第３アンドゲート■の出力もｒＬＪになるっ従って
、第４図（イ）の等価パルス（刑に応じて出力端子シυ
に第４図（ロ）に示す出力信号（Ｂｌが得られるっ 更に、入力端子（Ｉｌに第４図（イ）の垂直同期パルス
（Ｃ）が印加されると、その立とりで第１フリップフロ
ップ回路αＤがセットされ、ζ出力がｒＨＪになり１等
価パルス０３）の時と同様、出力端子３υがｒＨＪにな
る。そして、カウンタα滲の計数が進み、第１デコーダ
α９からｒＨＪ出力が発生すると、第２アンドゲートα
ηがセクトされ第２７リツプフロツプ回路０８のζ出力
がｒＬＪになるが、入力信号が「Ｈ」状態を維持してい
るので、出力信号の状態は変わらない。カウンタα沿の
値が第２の所定値に達し、第２デコーダαｅの出力がｒ
ＨＪになると、第１及び第２フリップフロップ回路ａυ
及びα均がリセットされ、前記第１７リツプ７０クプ回
路αＢのζ出力がｒＬＪになるので、出力信号もｒＬＪ
になる。従って、第４図イ）の垂直同期パルス（Ｏに応
じて出力端子Ｑυに第４図（ロ）に示す出力信号（Ｃ）
ｂ’−得られる。それ故、第２図のパルス整形回路を
用いれば、水平同期パルスよりも狭いパルス幅の等価パ
ルス及び水平同期パルスよりも広いパルス幅を有する垂
直同期パルスを水平同期パルスと略等しいパルス幅にす
ることが出来る。
アンドゲート（１８１から出力が発生せず、第２フリッ
プフロップ回路α暗ｉセットされない。カウンタ（１４
１の計数が進み第２の所定値に達すると、第２デコーダ
αｅからｒＨＪ出力が発生し、第１フリップフロップ回
路０Ｄがリセットされるので、そのζ出力がｒＬＪにな
り、第３アンドゲート■の出力もｒＬＪになるっ従って
、第４図（イ）の等価パルス（刑に応じて出力端子シυ
に第４図（ロ）に示す出力信号（Ｂｌが得られるっ 更に、入力端子（Ｉｌに第４図（イ）の垂直同期パルス
（Ｃ）が印加されると、その立とりで第１フリップフロ
ップ回路αＤがセットされ、ζ出力がｒＨＪになり１等
価パルス０３）の時と同様、出力端子３υがｒＨＪにな
る。そして、カウンタα滲の計数が進み、第１デコーダ
α９からｒＨＪ出力が発生すると、第２アンドゲートα
ηがセクトされ第２７リツプフロツプ回路０８のζ出力
がｒＬＪになるが、入力信号が「Ｈ」状態を維持してい
るので、出力信号の状態は変わらない。カウンタα沿の
値が第２の所定値に達し、第２デコーダαｅの出力がｒ
ＨＪになると、第１及び第２フリップフロップ回路ａυ
及びα均がリセットされ、前記第１７リツプ７０クプ回
路αＢのζ出力がｒＬＪになるので、出力信号もｒＬＪ
になる。従って、第４図イ）の垂直同期パルス（Ｏに応
じて出力端子Ｑυに第４図（ロ）に示す出力信号（Ｃ）
ｂ’−得られる。それ故、第２図のパルス整形回路を
用いれば、水平同期パルスよりも狭いパルス幅の等価パ
ルス及び水平同期パルスよりも広いパルス幅を有する垂
直同期パルスを水平同期パルスと略等しいパルス幅にす
ることが出来る。
第５図は、第１図の位相比較回路（７）の具体回路例を
示すもので、（２ｚは第１図の分周回路（６）の出力信
号（第４図ｅうの波形）が印加される第１入力端子、ｃ
！３は第１図の１／２Ｈキラー回路（４）の出力信号（
第４図（ロ）の波形）が印加される第２入力端子。
示すもので、（２ｚは第１図の分周回路（６）の出力信
号（第４図ｅうの波形）が印加される第１入力端子、ｃ
！３は第１図の１／２Ｈキラー回路（４）の出力信号（
第４図（ロ）の波形）が印加される第２入力端子。
ｃ２４はナントゲート、＠はインバータ、＠はアンドゲ
ート５＠はＰチャンネルＦＥＴ、＠はＮチャンネルＦＥ
Ｔ及び四は出力端子である。いま第１入力端子器が「Ｌ
」、第２入力端子のがｒＨＪであるとすれば、Ｐチャン
ネルＦＥＴ＠がオフ、ＮチャンネルＦＥＴ＠がオンにな
り、出力端子端がｒＬＪになる。また、第１入力端子（
ハ）が「Ｈ」。
ート５＠はＰチャンネルＦＥＴ、＠はＮチャンネルＦＥ
Ｔ及び四は出力端子である。いま第１入力端子器が「Ｌ
」、第２入力端子のがｒＨＪであるとすれば、Ｐチャン
ネルＦＥＴ＠がオフ、ＮチャンネルＦＥＴ＠がオンにな
り、出力端子端がｒＬＪになる。また、第１入力端子（
ハ）が「Ｈ」。
第２入力端子のが「Ｈ」であるとすれば、Ｐチャンネル
ＦｚＴｎｂ：オン、ＮチャンネルＦＥＴ＠がオフになり
、出力端子（２！ＩがｒＨＪになる。更にその他の場合
は、ＰチャンネルＦＥＴ＠及びＮチャンネルＦＥＴ＠が
ともにオフになり、出力端子端が「０」になる。従って
、第５図の位相比較回路を用いれば、第４図（ロ）及び
（／−１の入力信号から第４図に）の出力信号を得るこ
とが出来るつ（ト）発明の効果 以上述べた如く、本発明に依れば、複合同期信号中の水
平同期信号に正しく同期した出力信号を発生し得るＰＬ
Ｌ回路を提供出来る。特に、前記ＰＬＬ回路が等価パル
スや垂直同期信号の悪影響を受けないので１本発明に依
れば同期はずれの無い安定なＰＬＬ回路を提供出来る。
ＦｚＴｎｂ：オン、ＮチャンネルＦＥＴ＠がオフになり
、出力端子（２！ＩがｒＨＪになる。更にその他の場合
は、ＰチャンネルＦＥＴ＠及びＮチャンネルＦＥＴ＠が
ともにオフになり、出力端子端が「０」になる。従って
、第５図の位相比較回路を用いれば、第４図（ロ）及び
（／−１の入力信号から第４図に）の出力信号を得るこ
とが出来るつ（ト）発明の効果 以上述べた如く、本発明に依れば、複合同期信号中の水
平同期信号に正しく同期した出力信号を発生し得るＰＬ
Ｌ回路を提供出来る。特に、前記ＰＬＬ回路が等価パル
スや垂直同期信号の悪影響を受けないので１本発明に依
れば同期はずれの無い安定なＰＬＬ回路を提供出来る。
更に実施例の如く、水平同期パルスの立下りがカウンタ
の量子化誤差の影響を受けない様にすれば、ＰＬＬ回路
の安定性を更に高めることが出来る。
の量子化誤差の影響を受けない様にすれば、ＰＬＬ回路
の安定性を更に高めることが出来る。
第１図は、本発明の一実施例を示す回路図、第２図はそ
のパルス整形回路の具体回路例を示す回路図、第３図（
イ）乃至（／つは従来回路の説明を行う為の特性図、第
４図（イ）乃至に）は本発明の説明を行う為の特性図、
及び第５図は第１図の位相比較回路の具体回路例を示す
回路図である。 主な図番の説明 （１）・・・パルス整形回路、 （５）・・・ＶＣＯｌ
（力・・・位相比較回路、（８）・・・ループフィル
タ。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 靜 夫 第１図 第３図 Ａ Ｂ Ｃ 第４図 ＡＢ Ｃ
のパルス整形回路の具体回路例を示す回路図、第３図（
イ）乃至（／つは従来回路の説明を行う為の特性図、第
４図（イ）乃至に）は本発明の説明を行う為の特性図、
及び第５図は第１図の位相比較回路の具体回路例を示す
回路図である。 主な図番の説明 （１）・・・パルス整形回路、 （５）・・・ＶＣＯｌ
（力・・・位相比較回路、（８）・・・ループフィル
タ。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 靜 夫 第１図 第３図 Ａ Ｂ Ｃ 第４図 ＡＢ Ｃ
Claims (1)
- （１）複合同期信号が印加される入力端子と、前記複合
同期信号中の等価パルスのパルス幅を水平同期パルスの
パルス幅と略等しくなる様伸張し、前記複合同期信号中
の垂直同期パルスのパルス幅を前記水平同期パルスのパ
ルス幅と略等しくなる様圧縮するパルス整形回路と、該
パルス整形回路の出力端に接続された１／２Ｈキラー回
路と、ＶＣＯと、該ＶＣＯの発振出力信号を分周する分
周回路と、前記１／２Ｈキラー回路の出力信号と前記分
周回路の出力信号との位相を比較し、誤差信号を発生す
る位相比較回路と、前記誤差信号を前記ＶＣＯに印加す
る為のループフィルタとを備え、前記ＶＣＯの出力端に
前記複合同期信号中の水平同期パルスに同期した出力信
号を得る様にしたことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60104251A JPS61281694A (ja) | 1985-05-16 | 1985-05-16 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60104251A JPS61281694A (ja) | 1985-05-16 | 1985-05-16 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61281694A true JPS61281694A (ja) | 1986-12-12 |
| JPH0554759B2 JPH0554759B2 (ja) | 1993-08-13 |
Family
ID=14375714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60104251A Granted JPS61281694A (ja) | 1985-05-16 | 1985-05-16 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61281694A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02140630A (ja) * | 1988-11-21 | 1990-05-30 | Nec San-Ei Instr Co Ltd | 垂直走査信号形成回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52112222A (en) * | 1976-03-17 | 1977-09-20 | Matsushita Electric Ind Co Ltd | Horizontal afc circuit |
| JPS59171459U (ja) * | 1983-04-30 | 1984-11-16 | 日本電気ホームエレクトロニクス株式会社 | 同期信号処理回路 |
| JPS61182375A (ja) * | 1985-02-07 | 1986-08-15 | Matsushita Electric Ind Co Ltd | 水平同期信号抽出回路 |
-
1985
- 1985-05-16 JP JP60104251A patent/JPS61281694A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52112222A (en) * | 1976-03-17 | 1977-09-20 | Matsushita Electric Ind Co Ltd | Horizontal afc circuit |
| JPS59171459U (ja) * | 1983-04-30 | 1984-11-16 | 日本電気ホームエレクトロニクス株式会社 | 同期信号処理回路 |
| JPS61182375A (ja) * | 1985-02-07 | 1986-08-15 | Matsushita Electric Ind Co Ltd | 水平同期信号抽出回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02140630A (ja) * | 1988-11-21 | 1990-05-30 | Nec San-Ei Instr Co Ltd | 垂直走査信号形成回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0554759B2 (ja) | 1993-08-13 |
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