JPH0229113A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0229113A
JPH0229113A JP63181001A JP18100188A JPH0229113A JP H0229113 A JPH0229113 A JP H0229113A JP 63181001 A JP63181001 A JP 63181001A JP 18100188 A JP18100188 A JP 18100188A JP H0229113 A JPH0229113 A JP H0229113A
Authority
JP
Japan
Prior art keywords
clock
flip
wiring
flop
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63181001A
Other languages
English (en)
Inventor
Masuo Yamazaki
益男 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP63181001A priority Critical patent/JPH0229113A/ja
Publication of JPH0229113A publication Critical patent/JPH0229113A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に遅延時間を調整した複
数のフリップフロップを含む半導体装置に関する。
〔従来の技術〕
従来、この種の半導体装π内に収容された複数のフリッ
プフロップへ供給するタロツク信号は、第２図に示すよ
うに、フリップフロップ４に対する高抵抗配線２０と低
抵抗配線２１の組合せによるクロック配線およびフリッ
プフロップ５への低抵抗配線２２と高抵抗配線２３の組
合せによるクロック配線の様にそれぞれ配線長が異なり
、従って遅延時間が異なっていた。
〔発明が解決しようとする課題〕
上述した従来の半導体装置の複数のフリップフロップへ
のクロック信号の分配において、クロックを供給する配
線の長さ、及び高抵抗配線と低抵抗配線の使用比率によ
り抵抗値、容量が異なり、クロック信号の遅延時間にバ
ラツキを生じ、従ってフリップフロップの動作タイミン
グがばらつき、半導体装置の動作が不安定となる欠点が
ある。
本発明の目的は、このような欠点を除きクロック配線に
容量素子を付加することにより、クロック配線の抵抗、
容量を調整して各フリップフロップに対して供給される
クロックの遅延時間のバラツキを小さくした半導体装置
を提供することにある。
〔課題を解決するための手段〕
本発明の半導体装置は、内部回路のフリップフロップに
対するクロックを入力し低抵抗配線及び高抵抗配線の組
合せで前記フリップフロップに接続されたクロック用配
線と、このクロック用配線の遅延時間をこの配線の抵抗
値との組合せにより調整するように前記クロック用配線
に接続された容量素子とを含むことを特徴とする。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の実施例の半導体装置の概略レイアウト
図である。本実施例の半導体装置１は、クロック入力端
子２．１０、共通りロック配線３，１１、フリップフロ
ップ４．５，１２゜１３、高抵抗率配線６，９，１４，
１５、低抵抗率配線７，８、半導体装置上に形成した容
量素子１６とから構成される。
クロック入力端子２につながるフリップフロップ４，５
においては、クロック配線が長いフリップフロップ４は
低抵抗配線７の比率を大きくし、配線長が短かいフリッ
プフロップ５は高抵抗配線９の比率を大きくして、各ク
ロック配線の抵抗値を１１ｑしてフリップフロップ間の
クロック信号の遅延時間差を調整している。
また、クロック入力端子１０につながるフリップフロッ
プ１２．１３においては、フリップフロップ］２はクロ
ック配線１４が長い高抵抗率配線に対し、フリップフロ
ラ１１３はタロツク配線１５が短い高抵抗率配線のため
、高抵抗率クロック配線］５に半導体装置上に形成した
容量素子１６を付加して、フリップフロップ１２．１３
への各クロック配線の容量を調整してクロック信号の遅
延時間差を小さくしている。
以上の説明では、配線抵抗の異なる配線の組合せと、容
量素子の付加による配線遅延のバラツキを調整する例を
別々に示したが、これらの組合せによっても配線遅延を
調整できることは明らかである。
〔発明の効果〕
以上説明したように本発明は、複数のフリップフロップ
へ供給するクロックの遅延時間を高抵抗の配線と低抵抗
の配線の使用比率を調整し、又クロック配線に半導体装
置上に形成した容量素子を付加して調整することにより
、クロック信号の遅延時間のバラツキを小さくし、フリ
ップフロップの動作タイミングのバラツキを小さくして
、半導体装置の動作を安定化できるという効果がある。
線、１６・・・容量素子。

Claims (1)

    【特許請求の範囲】
  1. 内部回路のフリップフロップに対するクロックを入力し
    低抵抗配線及び高抵抗配線の組合せで前記フリップフロ
    ップに接続されたクロック用配線と、このクロック用配
    線の遅延時間をこの配線の抵抗値との組合せにより調整
    するように前記クロック用配線に接続された容量素子と
    を含むことを特徴とする半導体装置。
JP63181001A 1988-07-19 1988-07-19 半導体装置 Pending JPH0229113A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63181001A JPH0229113A (ja) 1988-07-19 1988-07-19 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63181001A JPH0229113A (ja) 1988-07-19 1988-07-19 半導体装置

Publications (1)

Publication Number Publication Date
JPH0229113A true JPH0229113A (ja) 1990-01-31

Family

ID=16092998

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63181001A Pending JPH0229113A (ja) 1988-07-19 1988-07-19 半導体装置

Country Status (1)

Country Link
JP (1) JPH0229113A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04266993A (ja) * 1990-10-22 1992-09-22 Raybestos Prod Co 改良型弾力性金属摩擦接面材料

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55115352A (en) * 1979-02-27 1980-09-05 Fujitsu Ltd Clock distributing circuit of ic device
JPS63106816A (ja) * 1986-10-24 1988-05-11 Nec Corp クロツク分配回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55115352A (en) * 1979-02-27 1980-09-05 Fujitsu Ltd Clock distributing circuit of ic device
JPS63106816A (ja) * 1986-10-24 1988-05-11 Nec Corp クロツク分配回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04266993A (ja) * 1990-10-22 1992-09-22 Raybestos Prod Co 改良型弾力性金属摩擦接面材料

Similar Documents

Publication Publication Date Title
JPS62231515A (ja) 半導体集積回路
EP0176184B1 (en) A phase changing circuit
US5264746A (en) Logic circuit board with a clock observation circuit
JPH01246847A (ja) 集積回路
JPH01143251A (ja) 半導体装置
EP1946214B1 (en) Clock signal generation techniques for memories that do not generate a strobe
JPH01274515A (ja) 半導体集積回路
JPH04268808A (ja) ラッチ回路
JPH04255246A (ja) 半導体集積回路及びその設計方法
JPH03199978A (ja) 電圧比較装置
JPH03209851A (ja) 集積回路装置
JP3781182B2 (ja) 可変遅延回路
JPS64723B2 (ja)
JPS61258520A (ja) 可変遅延回路
KR100367317B1 (ko) 제조 오차로부터 발생하는 출력 임피던스의 변동이감소되는 ｍｏｓ 구조의 트랜지스터 소자 및 제조 방법
JPH0353603A (ja) 入力バッファ回路
JPH01219917A (ja) クロック・スキュー調整回路
JPS63107316A (ja) ゲ−トアレ−のクロツク分配構造
JP2734216B2 (ja) クロックスキュー調整回路内蔵集積回路
JP2005057177A (ja) 半導体集積回路装置およびその設計方法と検査方法
JPH0993108A (ja) 入出力（ｉ／ｏ）バッファ回路
JP2792280B2 (ja) マスタスライス方式プリスケーラ回路
JPH03195125A (ja) 抵抗及び温度バス降下補償用ｅｃｌ回路
JP2818409B2 (ja) 高周波分周回路
JPS61173514A (ja) 信号処理回路