JPH01143251A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01143251A JPH01143251A JP62300901A JP30090187A JPH01143251A JP H01143251 A JPH01143251 A JP H01143251A JP 62300901 A JP62300901 A JP 62300901A JP 30090187 A JP30090187 A JP 30090187A JP H01143251 A JPH01143251 A JP H01143251A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- clock
- length
- resistivity
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
′産業上の利用分野〕
本発明は半導体装置に関し、特にクロック配線を有する
フリシブフロップなどの半導体装置に関する。
フリシブフロップなどの半導体装置に関する。
従来、半導体装置内に収容された複数のフリップフロッ
プへ接続されるクロック配線は、第３図のように配置さ
れていた。すなわち、この半導体チップ１．の上にはフ
リップフロップ４，５およびクロック入力端子２が設け
られ、この入力端子２から各フリップフロップ４，５へ
共通りロック配線３と個別配線２１〜２４とにより接続
されていた。個別配線は、フリップフロップ４に対して
高抵抗率クロック配線２１、低抵抗率クロック配線２２
により、フリップフロップ５に対しては低抵抗率クロッ
ク配線２３、低抵抗率クロック配線２４により行われ、
それぞれの配線長が異なっていた。
プへ接続されるクロック配線は、第３図のように配置さ
れていた。すなわち、この半導体チップ１．の上にはフ
リップフロップ４，５およびクロック入力端子２が設け
られ、この入力端子２から各フリップフロップ４，５へ
共通りロック配線３と個別配線２１〜２４とにより接続
されていた。個別配線は、フリップフロップ４に対して
高抵抗率クロック配線２１、低抵抗率クロック配線２２
により、フリップフロップ５に対しては低抵抗率クロッ
ク配線２３、低抵抗率クロック配線２４により行われ、
それぞれの配線長が異なっていた。
上述した従来の半導体装置は、複数のフリップフロップ
へのクロック信号を分配するクロック配線長が違うなめ
に、クロック信号の遅延時間のバラツキが大きく、フリ
ップフロップの動作が不安定になるという欠点があった
。
へのクロック信号を分配するクロック配線長が違うなめ
に、クロック信号の遅延時間のバラツキが大きく、フリ
ップフロップの動作が不安定になるという欠点があった
。
本発明の目的は、このような問題を解決し複数のフリッ
プフロップへのクロック配線長の違いによるクロック信
号の遅延時間のバラツキをなくすようにした半導体装置
を提供することにある。
プフロップへのクロック配線長の違いによるクロック信
号の遅延時間のバラツキをなくすようにした半導体装置
を提供することにある。
本発明の構成は、クロック入力端子から複数のクロック
信号配線により複数のフリップフロップが接続される回
路を含む半導体装置において、前記各クロ・ツク信号配
線が単位線長さ当りの抵抗値が高い高抵抗率配線とＪｉ
′１位長さ当りの抵抗値が低い低抵抗率配線との使用比
率を各クロック信号配線の長さに対応して”ＡＶするこ
とにより、これら各クロック信号配線の遅延時間のずれ
を少くしなことを特徴とする。
信号配線により複数のフリップフロップが接続される回
路を含む半導体装置において、前記各クロ・ツク信号配
線が単位線長さ当りの抵抗値が高い高抵抗率配線とＪｉ
′１位長さ当りの抵抗値が低い低抵抗率配線との使用比
率を各クロック信号配線の長さに対応して”ＡＶするこ
とにより、これら各クロック信号配線の遅延時間のずれ
を少くしなことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の半導体装置の表面を上から
見た模式的レイアウト図である。半導体装置のチップ１
には外部からのクロック入力端子２、共通りロック配線
３．フリップクロップ４゜５、単位長さ当りの抵抗値が
高抵抗の高抵抗率クロック配線６，９．単位長さ当りの
抵抗値か低抵抗の低抵抗率クロック配線７，８が設けら
れている。
見た模式的レイアウト図である。半導体装置のチップ１
には外部からのクロック入力端子２、共通りロック配線
３．フリップクロップ４゜５、単位長さ当りの抵抗値が
高抵抗の高抵抗率クロック配線６，９．単位長さ当りの
抵抗値か低抵抗の低抵抗率クロック配線７，８が設けら
れている。
クロック配線長が長くなるフリップフロップ４は、低抵
抗率クロック配線７の比率を多くして配線し、高抵抗率
クロック配線６を少なくする。また、クロック配線長が
短くなるフリップフロップ５は、高抵抗率クロック配線
９の比率を多くし、低抵抗率クロック配線８を短かくす
る。このようにして配線抵抗を調整することによりクロ
ンクイ８号の遅延時間のバラツキをなくすことができろ
。
抗率クロック配線７の比率を多くして配線し、高抵抗率
クロック配線６を少なくする。また、クロック配線長が
短くなるフリップフロップ５は、高抵抗率クロック配線
９の比率を多くし、低抵抗率クロック配線８を短かくす
る。このようにして配線抵抗を調整することによりクロ
ンクイ８号の遅延時間のバラツキをなくすことができろ
。
第２図は本発明の第２の実施例の半導体装置の表面を上
から見た模式的レイアウト図である。本実施例は、半導
体装置のチップ１上に２個のクロック入力端子１２．１
３からフリップフロップ１４に高抵抗率クロック配線１
５．１７と低抵抗率クロック配線１６．１８とで接続し
ている。
から見た模式的レイアウト図である。本実施例は、半導
体装置のチップ１上に２個のクロック入力端子１２．１
３からフリップフロップ１４に高抵抗率クロック配線１
５．１７と低抵抗率クロック配線１６．１８とで接続し
ている。
２系統のクロック信号を使用するフリップフロップ１４
はクロック入力端子１２から低抵抗率クロック配線１５
、高抵抗率クロック配線１６により接続され、クロック
入力端子１３から低抵抗率クロック配線１７、高抵抗率
クロック配線１８より接続される。クロック入力端子１
２からのクロック配線は、クロック入力端子１３からに
比べて短いため、高抵抗率クロック配線１５の比率を多
くして低抵抗率クロック配線１６の使用比率を多くして
低抵抗率クロック配線１７の使用を少なくして、クロッ
ク信号のタイミングを合わせている。
はクロック入力端子１２から低抵抗率クロック配線１５
、高抵抗率クロック配線１６により接続され、クロック
入力端子１３から低抵抗率クロック配線１７、高抵抗率
クロック配線１８より接続される。クロック入力端子１
２からのクロック配線は、クロック入力端子１３からに
比べて短いため、高抵抗率クロック配線１５の比率を多
くして低抵抗率クロック配線１６の使用比率を多くして
低抵抗率クロック配線１７の使用を少なくして、クロッ
ク信号のタイミングを合わせている。
以上説明したように本発明は、複数のフリップフロップ
へのクロック配線の配線長の違いによる遅延時間のバラ
ツキを小さくするために、クロック配線長が長い場合に
は低抵抗率クロック配線を多く使用し、配線長が短かい
場合は、高抵抗率クロック配線を多く使用しているので
、容易に遅延時間のバラツキを小さくでき、フリップフ
ロップの動作を安定化することができる効果がある。
へのクロック配線の配線長の違いによる遅延時間のバラ
ツキを小さくするために、クロック配線長が長い場合に
は低抵抗率クロック配線を多く使用し、配線長が短かい
場合は、高抵抗率クロック配線を多く使用しているので
、容易に遅延時間のバラツキを小さくでき、フリップフ
ロップの動作を安定化することができる効果がある。
第１図は本発明の第１の実施例の半導体装置を表面から
見た模式的レイアウト図、第２図は本発明の第２の実施
例の同様なレイアウト図、第３図は従来の半導体装置を
表面から見た模式的レイアウト図である。 １・・・半導体装置のチップ、２，１２．１３・・外部
からのクロック入力端子、３・・・共通りロック配線、
４，５．１４・・・フリップフロップ、６，９゜１５．
１７，２１．２４・・・高抵抗率クロック配線、７，８
，１６，１８，２２．２３・・・低抵抗率クロック配線
。
見た模式的レイアウト図、第２図は本発明の第２の実施
例の同様なレイアウト図、第３図は従来の半導体装置を
表面から見た模式的レイアウト図である。 １・・・半導体装置のチップ、２，１２．１３・・外部
からのクロック入力端子、３・・・共通りロック配線、
４，５．１４・・・フリップフロップ、６，９゜１５．
１７，２１．２４・・・高抵抗率クロック配線、７，８
，１６，１８，２２．２３・・・低抵抗率クロック配線
。
Claims (1)
- クロック入力端子から複数のクロック信号配線により
複数のフリップフロップが接続される回路を含む半導体
装置において、前記各クロック信号配線が単位線長さ当
りの抵抗値が高い高抵抗率配線と単位長さ当りの抵抗値
が低い低抵抗率配線との使用比率を各クロック信号配線
の長さに対応して調整することにより、これら各クロッ
ク信号配線の遅延時間のずれを少くしたことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300901A JPH01143251A (ja) | 1987-11-27 | 1987-11-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300901A JPH01143251A (ja) | 1987-11-27 | 1987-11-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01143251A true JPH01143251A (ja) | 1989-06-05 |
Family
ID=17890490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62300901A Pending JPH01143251A (ja) | 1987-11-27 | 1987-11-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01143251A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766292A (ja) * | 1993-08-23 | 1995-03-10 | Nec Corp | Ｌｓｉ配線構造 |
| US5896055A (en) * | 1995-11-30 | 1999-04-20 | Matsushita Electronic Industrial Co., Ltd. | Clock distribution circuit with clock branch circuits connected to outgoing and return lines and outputting synchronized clock signals by summing time integrals of clock signals on the outgoing and return lines |
-
1987
- 1987-11-27 JP JP62300901A patent/JPH01143251A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766292A (ja) * | 1993-08-23 | 1995-03-10 | Nec Corp | Ｌｓｉ配線構造 |
| US5896055A (en) * | 1995-11-30 | 1999-04-20 | Matsushita Electronic Industrial Co., Ltd. | Clock distribution circuit with clock branch circuits connected to outgoing and return lines and outputting synchronized clock signals by summing time integrals of clock signals on the outgoing and return lines |
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