JPH02294034A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH02294034A JPH02294034A JP11570889A JP11570889A JPH02294034A JP H02294034 A JPH02294034 A JP H02294034A JP 11570889 A JP11570889 A JP 11570889A JP 11570889 A JP11570889 A JP 11570889A JP H02294034 A JPH02294034 A JP H02294034A
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- Japan
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- film
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Links
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Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の製造方法に関し、特にプラズ
マＣＶＤ膜の製造方法に関する．〔従来の技術〕 従来の半導体集積回路の製造方法においては、例えば誘
電体膜としての窒化膜をＣＶＤ法により形成した場合、
窒化膜の成長工程が終了すると、直ちに窒化膜のバター
ニングが実施されていた．〔発明が解決しようとする課
題〕 上述した従来の半導体集積回路の製造方法では、形成さ
れるＣＶＤ膜は負にチャージアップされているが、この
電荷を打消すことな＜ＣＶＤ膜がバターニングされるた
め、この電荷がデバイス、例えばメモリＩＣにおける容
量やＣＣＤにおける画像の明暗等の特性の変動やばらつ
きを誘発するという欠点が有る。
マＣＶＤ膜の製造方法に関する．〔従来の技術〕 従来の半導体集積回路の製造方法においては、例えば誘
電体膜としての窒化膜をＣＶＤ法により形成した場合、
窒化膜の成長工程が終了すると、直ちに窒化膜のバター
ニングが実施されていた．〔発明が解決しようとする課
題〕 上述した従来の半導体集積回路の製造方法では、形成さ
れるＣＶＤ膜は負にチャージアップされているが、この
電荷を打消すことな＜ＣＶＤ膜がバターニングされるた
め、この電荷がデバイス、例えばメモリＩＣにおける容
量やＣＣＤにおける画像の明暗等の特性の変動やばらつ
きを誘発するという欠点が有る。
本発明の半導体集積回路の製造方法は、半導体基板上に
プラズマＣＶＤ法により絶縁膜を形成する工程と、前記
絶縁膜にイオンを注入し絶縁膜の電荷を中和する工程と
を含んで構成される．〔実施例〕 次に本発明の実施例について図面を参照して説明する． 第１図は本発明の第１の実施例を説明する為の半導体チ
ップの断面図である． まずＳｔ等からなる半導体基板１上にＣＶＤ法によりＳ
ｉＯ２Ｍ２を約２０００人の厚さに形成する．次に、正
イオンとしてのＢ＋イオン３をドーズ量１０１７ｃ１ｍ
′−２、加速電圧数十ｅＶの条件でＳｉＯ２膜２にイオ
ン注入してＳｉｎ２の電荷を中和させる． Ｓｉ０２膜２へのイオン注入の条件は、形成ずるＳｉ０
２１１！の厚さ等により異なるため、テスト用試料を用
いてあらかじめ調査しておく必要がある． 第２図は本発明の第２の実施例を説明する為の半導体チ
ップ断面図である． この第２の実施例ではＳｉ０２膜２に上にマスク４を形
成したのち、Ｂ＋イオンをＳｉ０２膜２に注入するもの
であり、イオン注入等の条件は第１の実施例の場合と同
様である． この第２の実施例によれば、Ｂ＋イオン３を半導体基板
の周辺部にのみ注入するので、デバイス形成領域へのイ
オン注入による損傷をなくすことができる． 〔発明の効果〕 以上説明したように本発明は、ＣＶＤ法により形成され
た絶縁膜にイオンを注入することにより絶縁膜の電荷が
打ち消されるため、デバイス特性の変動及びばらつきを
減少させることができるという効果がある。
プラズマＣＶＤ法により絶縁膜を形成する工程と、前記
絶縁膜にイオンを注入し絶縁膜の電荷を中和する工程と
を含んで構成される．〔実施例〕 次に本発明の実施例について図面を参照して説明する． 第１図は本発明の第１の実施例を説明する為の半導体チ
ップの断面図である． まずＳｔ等からなる半導体基板１上にＣＶＤ法によりＳ
ｉＯ２Ｍ２を約２０００人の厚さに形成する．次に、正
イオンとしてのＢ＋イオン３をドーズ量１０１７ｃ１ｍ
′−２、加速電圧数十ｅＶの条件でＳｉＯ２膜２にイオ
ン注入してＳｉｎ２の電荷を中和させる． Ｓｉ０２膜２へのイオン注入の条件は、形成ずるＳｉ０
２１１！の厚さ等により異なるため、テスト用試料を用
いてあらかじめ調査しておく必要がある． 第２図は本発明の第２の実施例を説明する為の半導体チ
ップ断面図である． この第２の実施例ではＳｉ０２膜２に上にマスク４を形
成したのち、Ｂ＋イオンをＳｉ０２膜２に注入するもの
であり、イオン注入等の条件は第１の実施例の場合と同
様である． この第２の実施例によれば、Ｂ＋イオン３を半導体基板
の周辺部にのみ注入するので、デバイス形成領域へのイ
オン注入による損傷をなくすことができる． 〔発明の効果〕 以上説明したように本発明は、ＣＶＤ法により形成され
た絶縁膜にイオンを注入することにより絶縁膜の電荷が
打ち消されるため、デバイス特性の変動及びばらつきを
減少させることができるという効果がある。
第１図及び第２図は本発明の第１及び第２の実施例を説
明するための半導体チップの断面図である。 １・・・半導体基板、２・・・Ｓｉ０２膜、３・・・Ｂ
＋イオン、４・・・マスク．
明するための半導体チップの断面図である。 １・・・半導体基板、２・・・Ｓｉ０２膜、３・・・Ｂ
＋イオン、４・・・マスク．
Claims (1)
- 半導体基板上にプラズマＣＶＤ法により絶縁膜を形成
する工程と、前記絶縁膜にイオンを注入し絶縁膜の電荷
を中和する工程とを含むことを特徴とする半導体集積回
路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11570889A JPH02294034A (ja) | 1989-05-08 | 1989-05-08 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11570889A JPH02294034A (ja) | 1989-05-08 | 1989-05-08 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02294034A true JPH02294034A (ja) | 1990-12-05 |
Family
ID=14669238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11570889A Pending JPH02294034A (ja) | 1989-05-08 | 1989-05-08 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02294034A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5420671A (en) * | 1977-07-18 | 1979-02-16 | Toshiba Corp | Production of semiconductor devices |
| JPS6421943A (en) * | 1987-07-17 | 1989-01-25 | Hitachi Ltd | Semiconductor device |
-
1989
- 1989-05-08 JP JP11570889A patent/JPH02294034A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5420671A (en) * | 1977-07-18 | 1979-02-16 | Toshiba Corp | Production of semiconductor devices |
| JPS6421943A (en) * | 1987-07-17 | 1989-01-25 | Hitachi Ltd | Semiconductor device |
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