JPH0328833B2 - - Google Patents
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- JPH0328833B2 JPH0328833B2 JP56169070A JP16907081A JPH0328833B2 JP H0328833 B2 JPH0328833 B2 JP H0328833B2 JP 56169070 A JP56169070 A JP 56169070A JP 16907081 A JP16907081 A JP 16907081A JP H0328833 B2 JPH0328833 B2 JP H0328833B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- rom
- forming
- silicon nitride
- rom section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、特にマスクプログラマブ
ルROMの製造方法に関するものである。
ルROMの製造方法に関するものである。
従来、マスクプログラムROMを形成する場合
一般的には半導体基板に形成された拡散領域と蒸
着金属との接続をおこなうか、又はおこなわない
か、すなわちコンタクト穴形成の有無で形成して
きた。しかし、近年高集積密度み要求されるよう
になり、従来の方法では素子占有面積が大きくな
り高集積化の方向で問題が出てきた。さらに近年
ＮチヤンネルＥ／Ｄ MOS集積回路においては
上記欠点を解決するために、ゲート酸化膜形成後
ゲート下部のチヤンネル部分にソース、ドレイン
と同極性の不純物イオンを注入後ゲート金属を形
成し、ソース、ドレスン拡散層を形成し、コンタ
クト穴形成、配線金属層の蒸着、パターン形成を
おこなつてマスクプログラマブルROM部を形成
しているものもある。しかし、この方法において
はマスクプログラマブルROM（以下ROMの目と
いう）形成がひんぱんにおこなわれるものにおい
て、そのROMの目の形成工程がウエフアー製造
の初期にあるために時間がかかつてしまうという
欠点がある。
一般的には半導体基板に形成された拡散領域と蒸
着金属との接続をおこなうか、又はおこなわない
か、すなわちコンタクト穴形成の有無で形成して
きた。しかし、近年高集積密度み要求されるよう
になり、従来の方法では素子占有面積が大きくな
り高集積化の方向で問題が出てきた。さらに近年
ＮチヤンネルＥ／Ｄ MOS集積回路においては
上記欠点を解決するために、ゲート酸化膜形成後
ゲート下部のチヤンネル部分にソース、ドレイン
と同極性の不純物イオンを注入後ゲート金属を形
成し、ソース、ドレスン拡散層を形成し、コンタ
クト穴形成、配線金属層の蒸着、パターン形成を
おこなつてマスクプログラマブルROM部を形成
しているものもある。しかし、この方法において
はマスクプログラマブルROM（以下ROMの目と
いう）形成がひんぱんにおこなわれるものにおい
て、そのROMの目の形成工程がウエフアー製造
の初期にあるために時間がかかつてしまうという
欠点がある。
本発明の目的は上記欠点を解決できる半導体装
置の製造方法を提供することにある。
置の製造方法を提供することにある。
即ち、本発明は、ROMの目の形成工程を半導
体装置製造工程の後期に設定することによつて、
半導体装置を提供するための納期を十分に短縮で
きると共に、各半導体素子のゲート電極上及びフ
イールド酸化膜領域上に窒化シリコン膜を形成
後、PSG膜の形成及び選択除去を行うことによ
つて、PSG膜処理の工程管理を容易にでき、か
つROM部の素子特性を安定化できるようにした
ものである。
体装置製造工程の後期に設定することによつて、
半導体装置を提供するための納期を十分に短縮で
きると共に、各半導体素子のゲート電極上及びフ
イールド酸化膜領域上に窒化シリコン膜を形成
後、PSG膜の形成及び選択除去を行うことによ
つて、PSG膜処理の工程管理を容易にでき、か
つROM部の素子特性を安定化できるようにした
ものである。
そのため、本発明方法によれば、ゲート絶縁
膜、ゲート電極、ソース、ドレイン拡散層よりな
る半導体素子を基板上に配列して形成するマスタ
プログラマブルROM部及びフイールド酸化膜領
域を含むMIS型半導体装置の製造方法において、 前記ROM部の前記半導体素子を形成後、前記
ゲート電極及び前記フイールド酸化膜領域上に窒
化シリコン膜を形成し、かつこの窒化シリコン膜
上にPSG膜を形成後、少なくとも前記ROM部と
なる領域上の前記PSG膜を選択的に除去し、そ
の後、前記ROM部上にROMの目を形成するた
めの所定のマスクパターンをもつフオトレジスト
膜を設け、このフオトレジスト膜によつて選択さ
れた領域に荷電粒子を注入してしきい値を変化さ
せることにより前記ROM部の選択された半導体
素子の状態を変化させるようにしたことを特徴と
する。
膜、ゲート電極、ソース、ドレイン拡散層よりな
る半導体素子を基板上に配列して形成するマスタ
プログラマブルROM部及びフイールド酸化膜領
域を含むMIS型半導体装置の製造方法において、 前記ROM部の前記半導体素子を形成後、前記
ゲート電極及び前記フイールド酸化膜領域上に窒
化シリコン膜を形成し、かつこの窒化シリコン膜
上にPSG膜を形成後、少なくとも前記ROM部と
なる領域上の前記PSG膜を選択的に除去し、そ
の後、前記ROM部上にROMの目を形成するた
めの所定のマスクパターンをもつフオトレジスト
膜を設け、このフオトレジスト膜によつて選択さ
れた領域に荷電粒子を注入してしきい値を変化さ
せることにより前記ROM部の選択された半導体
素子の状態を変化させるようにしたことを特徴と
する。
次に、本発明をよりよく理解するために図に示
す一実施例としてＮチヤンネルMOS型集積回路
装置の製造プロセスを用いて具体的に説明する。
第１図はＰ型６〜10Ω・cm（100）結晶面を有す
る単結晶シリコン基板１の表面に厚さ200〜1000
Åの熱酸化膜２を形成し、その熱酸化膜２上に
Si3N4膜（窒化シリコン膜）３を形成し、MOSト
ランジスター等となるべき活性化領域４を残して
窒化シリコン膜３を部分的に除去し、さらに除去
した部分に寄生MOSの反転防止のためチヤンネ
ルストツパー５としてボロンをイオン注入により
形成した様子を示している。なお、この窒化シリ
コン膜３の除去にはフオトレジストをマスクとし
てCF4−O2系のプラズマエツチングによりフオト
レジストにおおわれていない部分の窒化シリコン
膜３の除去をなこなつた。この窒化シリコン膜３
はシリコン基板１の熱酸化に対して耐酸化性のマ
スクとして働き、いわゆる選択酸化法によりフイ
ールド酸化膜領域６を形成する事が出来る。その
後窒化シリコン膜３、及び熱酸化膜２を除去す
る。このフイールド酸化膜６は厚さ0.7〜1.2μ程
度あれば十分である。
す一実施例としてＮチヤンネルMOS型集積回路
装置の製造プロセスを用いて具体的に説明する。
第１図はＰ型６〜10Ω・cm（100）結晶面を有す
る単結晶シリコン基板１の表面に厚さ200〜1000
Åの熱酸化膜２を形成し、その熱酸化膜２上に
Si3N4膜（窒化シリコン膜）３を形成し、MOSト
ランジスター等となるべき活性化領域４を残して
窒化シリコン膜３を部分的に除去し、さらに除去
した部分に寄生MOSの反転防止のためチヤンネ
ルストツパー５としてボロンをイオン注入により
形成した様子を示している。なお、この窒化シリ
コン膜３の除去にはフオトレジストをマスクとし
てCF4−O2系のプラズマエツチングによりフオト
レジストにおおわれていない部分の窒化シリコン
膜３の除去をなこなつた。この窒化シリコン膜３
はシリコン基板１の熱酸化に対して耐酸化性のマ
スクとして働き、いわゆる選択酸化法によりフイ
ールド酸化膜領域６を形成する事が出来る。その
後窒化シリコン膜３、及び熱酸化膜２を除去す
る。このフイールド酸化膜６は厚さ0.7〜1.2μ程
度あれば十分である。
次に熱酸化をおこないフイールド酸化膜６の開
口部すなわち活性領域４に厚さ500〜1000Åのゲ
ート絶縁膜として二酸化シリコン膜７を形成し
た。次にリン又はヒ素を高濃度にドープした多結
晶シリコン８を全面にわたり厚さ0.3〜0.4μの厚
さで析出した。本実施例では減圧式CVD法にて
おこなつた。引続きMOSトランジスタのゲート
部（ゲート金属パターン）及び多結晶シリコン配
線層等となるべき部分をフオトレジストで選択的
におおい、例えばCF4＋O2系のプラズマエツチン
グにより多結晶シリコン８を選択エツチングし
た。その後パターンを形成した多結晶シリコン８
の表面に熱酸化により厚さ500〜1000Åの二酸化
シリコン膜９を形成した。引続きイオン注入法に
よりリン又はヒ素を注入してMOSトランジスタ
ーのソース、ドレイン１０等を形成した様子を第
２図に示す。なお、本実施例ではイオン注入でソ
ース、ドレイン１０等を形成すべき領域の表面は
厚さ500〜1000Åのゲート絶縁膜として形成した
二酸化シリコン膜７を残してイオン注入をおこな
つたが、ソース、ドレインを形成する領域の基板
１の表面を露出したままおこなつてもよい。又多
結晶シリコン８の表面の二酸化シリコン膜９を形
成せずにおこなつてもよい。
口部すなわち活性領域４に厚さ500〜1000Åのゲ
ート絶縁膜として二酸化シリコン膜７を形成し
た。次にリン又はヒ素を高濃度にドープした多結
晶シリコン８を全面にわたり厚さ0.3〜0.4μの厚
さで析出した。本実施例では減圧式CVD法にて
おこなつた。引続きMOSトランジスタのゲート
部（ゲート金属パターン）及び多結晶シリコン配
線層等となるべき部分をフオトレジストで選択的
におおい、例えばCF4＋O2系のプラズマエツチン
グにより多結晶シリコン８を選択エツチングし
た。その後パターンを形成した多結晶シリコン８
の表面に熱酸化により厚さ500〜1000Åの二酸化
シリコン膜９を形成した。引続きイオン注入法に
よりリン又はヒ素を注入してMOSトランジスタ
ーのソース、ドレイン１０等を形成した様子を第
２図に示す。なお、本実施例ではイオン注入でソ
ース、ドレイン１０等を形成すべき領域の表面は
厚さ500〜1000Åのゲート絶縁膜として形成した
二酸化シリコン膜７を残してイオン注入をおこな
つたが、ソース、ドレインを形成する領域の基板
１の表面を露出したままおこなつてもよい。又多
結晶シリコン８の表面の二酸化シリコン膜９を形
成せずにおこなつてもよい。
次に、全面に窒化シリコン膜１１を300〜1000
Åの厚さで全面に析出し、引続き４〜16重量％程
度のリンを含んだCVDSiO膜（以下PSG膜）１
２を厚さ0.5〜1.0μで全面に析出した。引続き
MOSトランジスター部１３及びマスクプログラ
マブルROM部１４等においてフオトレジストを
マスクとしてPSG膜１２を部分的にエツチング
して開孔部１５を形成した。その後いわゆる
PSGリフロー技術により1000℃前後で熱処理を
おこないPSG膜１２の鋭角部をゆるやかにした。
この時全面に析出した窒化シリコン膜１１は
PSG膜１２のエツチングに際しストツパーとし
て働く。又PSGリフローに関してもたとえばス
チーム中でおこなつた場合にはシリコン基板１及
び多結晶シリコン８に対して耐酸化性マスクとし
て働く。引続き電気的接続のためのコンタクト穴
１６を形成したのを第３図に示す。
Åの厚さで全面に析出し、引続き４〜16重量％程
度のリンを含んだCVDSiO膜（以下PSG膜）１
２を厚さ0.5〜1.0μで全面に析出した。引続き
MOSトランジスター部１３及びマスクプログラ
マブルROM部１４等においてフオトレジストを
マスクとしてPSG膜１２を部分的にエツチング
して開孔部１５を形成した。その後いわゆる
PSGリフロー技術により1000℃前後で熱処理を
おこないPSG膜１２の鋭角部をゆるやかにした。
この時全面に析出した窒化シリコン膜１１は
PSG膜１２のエツチングに際しストツパーとし
て働く。又PSGリフローに関してもたとえばス
チーム中でおこなつた場合にはシリコン基板１及
び多結晶シリコン８に対して耐酸化性マスクとし
て働く。引続き電気的接続のためのコンタクト穴
１６を形成したのを第３図に示す。
次にマスクプログラマブルROM部にROMの
目を形成するためにフオトレジスト膜１７で
ROMの目のパターンを形成した。このフオトレ
ジスト膜１７をマスクにして選択的にイオン注入
法により例えばリンを多結晶シリコン８を通過し
て注入した。フオトレジスト除去後、引続いて熱
処理を400〜900℃、N2の雰囲気中でおこなつた。
この実施例ではソース、ドレインと同極性の不純
物を注入し、エンハンスメント型のMOSトラン
ジスタをデイプレツシヨン型に変更してROMの
目１８を形成している。なお、第４図においては
４個中１個のROMの目を形成した様子を示して
いるが、この数にとらわれる必要はない。また、
注入した不純物は全部が多結晶シリコンを通過し
なくてもよく部分的であつてもよい。また不純物
はゲート絶縁膜としての二酸化シリコン膜７の部
分に注入してもよいし、さらにその下部のシリコ
ン基板１の部分にまで及んでもよい。第４図はシ
リコン基板１にまで注入した不純物が通過した状
態を示している。
目を形成するためにフオトレジスト膜１７で
ROMの目のパターンを形成した。このフオトレ
ジスト膜１７をマスクにして選択的にイオン注入
法により例えばリンを多結晶シリコン８を通過し
て注入した。フオトレジスト除去後、引続いて熱
処理を400〜900℃、N2の雰囲気中でおこなつた。
この実施例ではソース、ドレインと同極性の不純
物を注入し、エンハンスメント型のMOSトラン
ジスタをデイプレツシヨン型に変更してROMの
目１８を形成している。なお、第４図においては
４個中１個のROMの目を形成した様子を示して
いるが、この数にとらわれる必要はない。また、
注入した不純物は全部が多結晶シリコンを通過し
なくてもよく部分的であつてもよい。また不純物
はゲート絶縁膜としての二酸化シリコン膜７の部
分に注入してもよいし、さらにその下部のシリコ
ン基板１の部分にまで及んでもよい。第４図はシ
リコン基板１にまで注入した不純物が通過した状
態を示している。
引続き、配線金属層１９として１〜２％のシリ
コンを含んだアルミニウムAlを析出して所望の
パターンを形成し、パツシベーシヨン用膜として
プラズマポジシヨンにより析出した窒化シリコン
膜２０を形成した様子を第５図に示す。
コンを含んだアルミニウムAlを析出して所望の
パターンを形成し、パツシベーシヨン用膜として
プラズマポジシヨンにより析出した窒化シリコン
膜２０を形成した様子を第５図に示す。
なお、本実施例ではNMOSにおいてソース、
ドレインと同極性の不純物を注入したが、これは
PMOS、CMOSにおいても、また他の半導体装
置にも適用できる事はいうまでもない。さらにソ
ース、ドレインとは異極性の不純物を注入しても
よく、場合によつてはスレツシユホールド電圧を
変化するような非極性不純物を注入してもよい。
また、本実施例ではコンタクト穴形成後ROMの
目の形成をおこなつたが、金属配線層パターン形
成後おこなう事もできる。またコンタクト穴形成
前の工程でおこなつてもよい。
ドレインと同極性の不純物を注入したが、これは
PMOS、CMOSにおいても、また他の半導体装
置にも適用できる事はいうまでもない。さらにソ
ース、ドレインとは異極性の不純物を注入しても
よく、場合によつてはスレツシユホールド電圧を
変化するような非極性不純物を注入してもよい。
また、本実施例ではコンタクト穴形成後ROMの
目の形成をおこなつたが、金属配線層パターン形
成後おこなう事もできる。またコンタクト穴形成
前の工程でおこなつてもよい。
以上述べたように本発明においては、ROMの
目の形成工程を半導体装置製造工程の後期に設定
しているから、半導体装置を提供するための納期
を十分に短縮できると共に、各半導体素子のゲー
ト電極上及びフイールド酸化膜領域上に窒化シリ
コン膜を形成後、この窒化シリコン膜上にPSG
膜を形成し選択除去しているから、例えばROM
部上のPSG膜を除去するに際し窒化シリコン膜
がエツチングストツパーとして働き、従つて
PSG膜処理の工程管理を容易にできるようにな
り、かつゲート電極及びフイールド酸化膜領域上
にある窒化シリコン膜によつてゲート電極と外部
導体との短絡を確実に防止すると共に基板内への
不純物イオンの侵入を阻止することができ、
ROM部の素子特性を十分安定化できるようにな
る。
目の形成工程を半導体装置製造工程の後期に設定
しているから、半導体装置を提供するための納期
を十分に短縮できると共に、各半導体素子のゲー
ト電極上及びフイールド酸化膜領域上に窒化シリ
コン膜を形成後、この窒化シリコン膜上にPSG
膜を形成し選択除去しているから、例えばROM
部上のPSG膜を除去するに際し窒化シリコン膜
がエツチングストツパーとして働き、従つて
PSG膜処理の工程管理を容易にできるようにな
り、かつゲート電極及びフイールド酸化膜領域上
にある窒化シリコン膜によつてゲート電極と外部
導体との短絡を確実に防止すると共に基板内への
不純物イオンの侵入を阻止することができ、
ROM部の素子特性を十分安定化できるようにな
る。
第１図乃至第５図は本発明による半導体装置に
ついて説明するための一実施例となる各製造工程
における側面断面図である。 １……単結晶シリコン基板、６……フイールド
酸化膜、８……多結晶シリコン、１０……ソー
ス、ドレイン拡散層、１１……窒化シリコン膜、
１２……PSG膜、１７……フオトレジスト膜、
１８……ROMの目、１９……配線金属層。
ついて説明するための一実施例となる各製造工程
における側面断面図である。 １……単結晶シリコン基板、６……フイールド
酸化膜、８……多結晶シリコン、１０……ソー
ス、ドレイン拡散層、１１……窒化シリコン膜、
１２……PSG膜、１７……フオトレジスト膜、
１８……ROMの目、１９……配線金属層。
Claims (1)
- 【特許請求の範囲】 １ ゲート絶縁膜、ゲート電極、ソース、ドレイ
ン拡散層よりなる半導体素子を基板上に配列して
形成するマスクプログラマブルROM部及びフイ
ールド酸化膜領域を含むMIS型半導体装置の製造
方法において、 前記ROM部の前記半導体素子を形成後、前記
ゲート電極及び前記フイールド酸化膜領域上に窒
化シリコン膜を形成し、かつこの窒化シリコン膜
上にPSG膜を形成後、少なくとも前記ROM部と
なる領域上の前記PSG膜を選択的に除去し、そ
の後前記ROM部上にROMの目を形成するため
の所定のマスタパターンをもつフオトレジスト膜
を設け、このフオトレジスト膜によつて選択され
た領域に荷電粒子を注入してしきい値を変化させ
ることにより前記ROM部の選択された半導体素
子の状態を変化させるようにしたことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169070A JPS5870567A (ja) | 1981-10-22 | 1981-10-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169070A JPS5870567A (ja) | 1981-10-22 | 1981-10-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5870567A JPS5870567A (ja) | 1983-04-27 |
| JPH0328833B2 true JPH0328833B2 (ja) | 1991-04-22 |
Family
ID=15879764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56169070A Granted JPS5870567A (ja) | 1981-10-22 | 1981-10-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870567A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6212152A (ja) * | 1985-07-09 | 1987-01-21 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
| JPS63202061A (ja) * | 1987-02-17 | 1988-08-22 | Nec Corp | 半導体記憶装置 |
| JPH02209767A (ja) * | 1989-02-09 | 1990-08-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR100401004B1 (ko) * | 2001-08-27 | 2003-10-10 | 동부전자 주식회사 | 마스크롬 구조 및 그의 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4859783A (ja) * | 1971-11-25 | 1973-08-22 | ||
| JPS5553454A (en) * | 1978-10-16 | 1980-04-18 | Fujitsu Ltd | Method for producing semiconductor device |
-
1981
- 1981-10-22 JP JP56169070A patent/JPS5870567A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5870567A (ja) | 1983-04-27 |
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