JPH02294113A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPH02294113A JPH02294113A JP11430589A JP11430589A JPH02294113A JP H02294113 A JPH02294113 A JP H02294113A JP 11430589 A JP11430589 A JP 11430589A JP 11430589 A JP11430589 A JP 11430589A JP H02294113 A JPH02294113 A JP H02294113A
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- JP
- Japan
- Prior art keywords
- pulse
- counter
- duty ratio
- count
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はパルス発生回路に関するものである。
［従来の技術］
従来のパルス発生回路としては、光スリット円板、発光
、受光素子およびコンバレータにより構成されたエンコ
ーダが知られている。このように構成されたエンコーダ
の出力パルスのデューティ比は、通常、コンバレータの
スレッショルド電圧、すなわち、設定された基準電圧を
入力電圧が越えるか否かで、決められていた。
、受光素子およびコンバレータにより構成されたエンコ
ーダが知られている。このように構成されたエンコーダ
の出力パルスのデューティ比は、通常、コンバレータの
スレッショルド電圧、すなわち、設定された基準電圧を
入力電圧が越えるか否かで、決められていた。
［発明が解決しようとする課題］
しかしながら、従来のパルス発生回路は、基準電圧との
大小でデューティ比を決めるようにしたので、次の（１
） ． （２）のような問題点があった。
大小でデューティ比を決めるようにしたので、次の（１
） ． （２）のような問題点があった。
（１）個々の素子間のバラツキが大きい場合、所定の範
囲にバラツキを抑えようとすると、精密な調整が必要に
なり、コスト高になる。
囲にバラツキを抑えようとすると、精密な調整が必要に
なり、コスト高になる。
デューティ比の誤差は通常３０零程度であり、これを１
０零以下にするには多大なコストアップをもたらすこと
になる。
０零以下にするには多大なコストアップをもたらすこと
になる。
（２）デューティ比は一度決めると、後から任意に変え
ることが不可能である。
ることが不可能である。
本発明の目的は、上記のような問題点を解決し、デュー
ティ比の誤差を軽減する左ともに、デューティ比を任意
に変えることができるパルス発生回路を提供することに
ある。
ティ比の誤差を軽減する左ともに、デューティ比を任意
に変えることができるパルス発生回路を提供することに
ある。
［課題を解決するための手段コ
このような目的を達成するため、本発明は、第１入力パ
ルスが到来してから第２入力パルスが到来するまでの間
、基準パルスをカウントする第１カウント手段と、該第
１カウント手段によりカウントされたカウント数から所
定のデューティ比に応じて前記基準パルスの被カウント
数を決定する決定手段と、該決定手段により決定された
被カウント数だけ前記基準パルスをカウントする第２カ
ウント手段と、該第２カウント手段によりカウントが開
始された時、出力信号レベルを第１レベルから第２レベ
ルに変化させ、前記決定手段により決定されたカウント
数だけカウントした時、前記出力信号レベルを第２レベ
ルから第１レベルに変化させる信号出力手段とを備えた
ことを特徴とする。
ルスが到来してから第２入力パルスが到来するまでの間
、基準パルスをカウントする第１カウント手段と、該第
１カウント手段によりカウントされたカウント数から所
定のデューティ比に応じて前記基準パルスの被カウント
数を決定する決定手段と、該決定手段により決定された
被カウント数だけ前記基準パルスをカウントする第２カ
ウント手段と、該第２カウント手段によりカウントが開
始された時、出力信号レベルを第１レベルから第２レベ
ルに変化させ、前記決定手段により決定されたカウント
数だけカウントした時、前記出力信号レベルを第２レベ
ルから第１レベルに変化させる信号出力手段とを備えた
ことを特徴とする。
［作 用］
本発明では、第１入力パルスが到来してから第２入力パ
ルスが到来するまでの間、基準パルスを第１カウント手
段によりカウントし、第１カウント手段によりカウント
されたカウント数から所定のデューティ比に応じて基準
パルスの被カウント数を決定手段により決定し、決定手
段により決定された被カウント数だけ基準パルスを第２
カウント手段によりカウントし、第２カウント手段によ
りカウントが開始された時、信号出力手段により出力信
号レベルを第１レベルから第２レベルに変化させ、決定
手段により決定されたカウント数だけカウントした時、
信号出力手段により出力信号レベルを第２レベルから第
１レベルに変化させる。
ルスが到来するまでの間、基準パルスを第１カウント手
段によりカウントし、第１カウント手段によりカウント
されたカウント数から所定のデューティ比に応じて基準
パルスの被カウント数を決定手段により決定し、決定手
段により決定された被カウント数だけ基準パルスを第２
カウント手段によりカウントし、第２カウント手段によ
りカウントが開始された時、信号出力手段により出力信
号レベルを第１レベルから第２レベルに変化させ、決定
手段により決定されたカウント数だけカウントした時、
信号出力手段により出力信号レベルを第２レベルから第
１レベルに変化させる。
［実施例コ
以下、本発明の実施例を図面を参照して詳細に説明する
。
。
第１図は本発明の一実施例を示す。
１は第１カウント手段としての第１カウンタで、第１入
力パルスが到来してから第２入力パルスが到来するまで
の間、基準パルスをカウントするものである。３は決定
手段としての演算器で、第１カウンタ１によりカウント
されたカウント数から所定のデューティ比に応じて基準
パルスの被カウント数を決定するものである。２は第２
カウント手段としての第２カウンタで、演算器３により
決定された被カウント数だけ基準パルスをカウントする
ものである。４は比較器で、第２カウンタ２によるカウ
ント値と演算器３により決定された被カウント数を比較
するものである。５は信号出力手段としての出力回路で
、第２カウンタ２によりカウントが開始された時、出力
信号レベルをハイレベルにし、演算器３により決定され
たカウント数だけカウントした時、田カイ８号レベルを
ローレベルにするものである。
力パルスが到来してから第２入力パルスが到来するまで
の間、基準パルスをカウントするものである。３は決定
手段としての演算器で、第１カウンタ１によりカウント
されたカウント数から所定のデューティ比に応じて基準
パルスの被カウント数を決定するものである。２は第２
カウント手段としての第２カウンタで、演算器３により
決定された被カウント数だけ基準パルスをカウントする
ものである。４は比較器で、第２カウンタ２によるカウ
ント値と演算器３により決定された被カウント数を比較
するものである。５は信号出力手段としての出力回路で
、第２カウンタ２によりカウントが開始された時、出力
信号レベルをハイレベルにし、演算器３により決定され
たカウント数だけカウントした時、田カイ８号レベルを
ローレベルにするものである。
木実施例では、入力パルスのデューテイ比が０．９であ
って、パルス周期が±１０％Ｆ以内で変動し、その変動
周期がパルス周期の１０倍となっている。次に、パルス
列のデューティ比を「１」にする場合の動作を説明する
。
って、パルス周期が±１０％Ｆ以内で変動し、その変動
周期がパルス周期の１０倍となっている。次に、パルス
列のデューティ比を「１」にする場合の動作を説明する
。
入力パルス列の第１のパルスがハイレベル（｝Ｉ）にな
ると、第１カウンタ１によりクロックパルスのカウント
が開始され、次に、入力パルスの第２のパルスがｒＨ，
になると、クロツクパルスのカウントが停止されるとと
もに、新たに、クロツクパルスのカウントが開始され、
同時に、第２カウンタ２によりクロックパルスのカウン
トが開始される。また、出力回路５の出力パルスがｒＨ
，になる。
ると、第１カウンタ１によりクロックパルスのカウント
が開始され、次に、入力パルスの第２のパルスがｒＨ，
になると、クロツクパルスのカウントが停止されるとと
もに、新たに、クロツクパルスのカウントが開始され、
同時に、第２カウンタ２によりクロックパルスのカウン
トが開始される。また、出力回路５の出力パルスがｒＨ
，になる。
そして、第１カウンタｌによるカウント値が保持され、
この保持されたカウント値に基づき、演算器３により、
デューティ比に応じて第２カウンタ２の被カウント数が
決定され、比較器４に設定される。この場合、デューテ
ィ比が「１」であるから、Ｎ−２で最終カウント値を割
算し、ｎ＋（一カウント値／２）を求める。
この保持されたカウント値に基づき、演算器３により、
デューティ比に応じて第２カウンタ２の被カウント数が
決定され、比較器４に設定される。この場合、デューテ
ィ比が「１」であるから、Ｎ−２で最終カウント値を割
算し、ｎ＋（一カウント値／２）を求める。
ついで、第２カウンタ２のカウン１・値と０１を比較器
４により比較し、カウント値と１１が一致した時、出力
回路５の出力パルスをロー（Ｌ）にする。
４により比較し、カウント値と１１が一致した時、出力
回路５の出力パルスをロー（Ｌ）にする。
その後、入力パルスの第３パルスが『１１」になった時
、第１のカウンタ１によるカウントを停止する。と同時
に、新たに、クロックパルスのカウントを開始し、出力
回・路５の出力パルスをｒＨ，にする。
、第１のカウンタ１によるカウントを停止する。と同時
に、新たに、クロックパルスのカウントを開始し、出力
回・路５の出力パルスをｒＨ，にする。
以後、以上の動作を繰り返すと、入力パルス列より１周
期だけ遅れたパルス列が出力されることになる。
期だけ遅れたパルス列が出力されることになる。
出力バスルのデューティ比の誤差は、入力パルスの周期
の変動量の大きさと変動周期の影響を受ける。
の変動量の大きさと変動周期の影響を受ける。
人力パルスの周期が一定であれば、出力パルスのデュー
ティ比の誤差は、カウント値の丸め誤差だけである。他
方、入力パルスの周期が上述したように変動する場合は
、その誤差は概略次のようになる。
ティ比の誤差は、カウント値の丸め誤差だけである。他
方、入力パルスの周期が上述したように変動する場合は
、その誤差は概略次のようになる。
バルス周朋は式（１）のように表わすことができる。
Ｔ （ｔ） ＝ Ｔｏ ｛ｔ＋（ΔＴ／Ｔｏ） ｓｉｎ
（１１ ｔ）＝Ｔ０｛１＋（ΔＴ／Ｔｏ） ｓｉ’
ｎ（ωｏ／１０）ｔ） ＝ （１）ここで、丁。二基
本周期 ΔＴ：周期の誤差量 ω０：入カバルスの基本周波数 ω：誤差周期の変動周波数 出力パルスのデューティ比の誤差は、時間的に隣り合フ
たパルス周期の差が原因となるので、誤差δは δ＝ ７ （ （ｎ◆１） Ｔｏｌ − Ｔ （ｎＴｏ
）、（１１ ０ ＝ （２ ？Ｔ ／Ｔｏ）より、 δ＝ Ｔｏ ｛ｔ＋ （ΔＴ／Ｔｏ） ｓｉｎ（ωｏ／
１０） （ｎ＋１）Ｔｏ｝−Ｔｏ｛１４（ΔＴ／Ｔｏ）
ｓｉｎ （ωｏ／１０） ｎＴ．｝＝ ΔＴ（ｓｉｎ
（（ｎ＋１） ｙｒ／５） − ｓｉｎ（ｎπ
／５）））？２ ΔＴ ｓｉｎ（π／１０）ｃｏｓ（
（２ｎ＋１）ｙｒ／１０｝δ＠■ 岬０．６２ΔＴ となる。
（１１ ｔ）＝Ｔ０｛１＋（ΔＴ／Ｔｏ） ｓｉ’
ｎ（ωｏ／１０）ｔ） ＝ （１）ここで、丁。二基
本周期 ΔＴ：周期の誤差量 ω０：入カバルスの基本周波数 ω：誤差周期の変動周波数 出力パルスのデューティ比の誤差は、時間的に隣り合フ
たパルス周期の差が原因となるので、誤差δは δ＝ ７ （ （ｎ◆１） Ｔｏｌ − Ｔ （ｎＴｏ
）、（１１ ０ ＝ （２ ？Ｔ ／Ｔｏ）より、 δ＝ Ｔｏ ｛ｔ＋ （ΔＴ／Ｔｏ） ｓｉｎ（ωｏ／
１０） （ｎ＋１）Ｔｏ｝−Ｔｏ｛１４（ΔＴ／Ｔｏ）
ｓｉｎ （ωｏ／１０） ｎＴ．｝＝ ΔＴ（ｓｉｎ
（（ｎ＋１） ｙｒ／５） − ｓｉｎ（ｎπ
／５）））？２ ΔＴ ｓｉｎ（π／１０）ｃｏｓ（
（２ｎ＋１）ｙｒ／１０｝δ＠■ 岬０．６２ΔＴ となる。
デューティ比の最大値は、周期誤差量の６２％になるの
で、この入力パルス列の場合， ６．２％Ｆである。デ
ューテイ比が０．９３８より小さい場合には、本発明が
有効であるといえる。
で、この入力パルス列の場合， ６．２％Ｆである。デ
ューテイ比が０．９３８より小さい場合には、本発明が
有効であるといえる。
なお、木実施例では、説明を分かり易くするため、第１
カウンタと第２カウンタの２つのカウンタを用いる例を
説明したが、実際には、１つのカウンタで同様の動作を
させることが可能である．また、本実施例では、上記の
ように構成したので、従来例に比して回路を追加するこ
とになるが、ほとんどコストをアップさせることなく、
デューティ比の誤差をｌＯ％ｉに抑えることができる。
カウンタと第２カウンタの２つのカウンタを用いる例を
説明したが、実際には、１つのカウンタで同様の動作を
させることが可能である．また、本実施例では、上記の
ように構成したので、従来例に比して回路を追加するこ
とになるが、ほとんどコストをアップさせることなく、
デューティ比の誤差をｌＯ％ｉに抑えることができる。
さらに、この特性は温度等の環境の影響をほとんど受け
ることがない。
ることがない。
特に、パルス幅に応じて印字を行なうプリンタの印字制
御に有効である。
御に有効である。
（他の実施例）
第２図は本発明の他の実施例を示す。
入力パルス列の第１のパルスが『］１』 になると同時
に、第１カウンタ１によりクロツクパルスのカウントが
開始され、第２のパルスがｒＨ，になると、カウントを
停止するとともに、新たに、クロツクパルスのカウント
を開始し、出力回路７の出力パルスをｒＨ，にする。そ
して、カウント値は保持され、その値は出力するデュー
ティ比に応じて演算器３により演算される。演算された
演算値ｎｌは第２のカウンタに入力され、クロックパル
スによってダウンカウントされる。そして、第２カウン
タ６のカウント値が「０」になフだ時、出力回路７の出
力パルスを「Ｌ」 にする。
に、第１カウンタ１によりクロツクパルスのカウントが
開始され、第２のパルスがｒＨ，になると、カウントを
停止するとともに、新たに、クロツクパルスのカウント
を開始し、出力回路７の出力パルスをｒＨ，にする。そ
して、カウント値は保持され、その値は出力するデュー
ティ比に応じて演算器３により演算される。演算された
演算値ｎｌは第２のカウンタに入力され、クロックパル
スによってダウンカウントされる。そして、第２カウン
タ６のカウント値が「０」になフだ時、出力回路７の出
力パルスを「Ｌ」 にする。
第３の人力パルスが「Ｈ」になった時、第１カウンタ１
はカウントを停止すると同時に、新たに、カウントを開
始する。このとき、出力回路７の出カバルスをｒＨ，に
する。
はカウントを停止すると同時に、新たに、カウントを開
始する。このとき、出力回路７の出カバルスをｒＨ，に
する。
その後、以上の動作を繰り返し行なうことにより、入力
パルス列より１周期だけ遅れたパルス列が出力される。
パルス列より１周期だけ遅れたパルス列が出力される。
本実施例では、上記のように構成したので、本実施例の
作用効果は一実施例のそれと木質的に相違しない。
作用効果は一実施例のそれと木質的に相違しない。
［発明の効果］
以上説明したように、本発明によれば、上記のように構
成したので、ほとんどコストをアップさせることなくデ
ューティ比の誤差を軽減できるとともに、デューティ比
を任意に変えることができるという効果がある。
成したので、ほとんどコストをアップさせることなくデ
ューティ比の誤差を軽減できるとともに、デューティ比
を任意に変えることができるという効果がある。
第１図は本発明一実施例のパルス発生回路を示すブロッ
ク図、 第２図は本発明他の実施例のパルス発生回路を示すブロ
ック図である。 １・・・第１カウンタ、 ２・・・第２カウンタ、 ３・・・演算器、 ４・・・比較器、 ５・・・出力回路。
ク図、 第２図は本発明他の実施例のパルス発生回路を示すブロ
ック図である。 １・・・第１カウンタ、 ２・・・第２カウンタ、 ３・・・演算器、 ４・・・比較器、 ５・・・出力回路。
Claims (1)
- 【特許請求の範囲】 １）第１入力パルスが到来してから第２入力パルスが到
来するまでの間、基準パルスをカウントする第１カウン
ト手段と、 該第１カウント手段によりカウントされたカウント数か
ら所定のデューティ比に応じて前記基準パルスの被カウ
ント数を決定する決定手段と、該決定手段により決定さ
れた被カウント数だけ前記基準パルスをカウントする第
２カウント手段と、 該第２カウント手段によりカウントが開始された時、出
力信号レベルを第１レベルから第２レベルに変化させ、
前記決定手段により決定されたカウント数だけカウント
した時、前記出力信号レベルを第２レベルから第１レベ
ルに変化させる信号出力手段と を備えたことを特徴とするパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11430589A JPH02294113A (ja) | 1989-05-09 | 1989-05-09 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11430589A JPH02294113A (ja) | 1989-05-09 | 1989-05-09 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02294113A true JPH02294113A (ja) | 1990-12-05 |
Family
ID=14634547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11430589A Pending JPH02294113A (ja) | 1989-05-09 | 1989-05-09 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02294113A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998019397A1 (en) * | 1996-10-30 | 1998-05-07 | Akira Yokomizo | Digital waveform shaping circuit, frequency multiplier circuit, and external synchronizing method and circuit |
| WO1999057811A1 (en) * | 1998-05-05 | 1999-11-11 | Akira Yokomizo | Digital waveform shaping circuit, frequency multiplying circuit, external-synchronizing circuit, and external-synchronizing method |
| WO2014009819A1 (en) * | 2012-07-09 | 2014-01-16 | International Business Machines Corporation | Self-adjusting duty cycle tuner |
-
1989
- 1989-05-09 JP JP11430589A patent/JPH02294113A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998019397A1 (en) * | 1996-10-30 | 1998-05-07 | Akira Yokomizo | Digital waveform shaping circuit, frequency multiplier circuit, and external synchronizing method and circuit |
| EP0840449A3 (en) * | 1996-10-30 | 1998-12-16 | YOKOMIZO, Akira | Digital wave shaping circuit, frequency multiplying circuit, and external synchronizing method, and external synchronizing circuit |
| US6097224A (en) * | 1996-10-30 | 2000-08-01 | Yokomizo; Akira | Digital wave shaping circuit, frequency multiplying circuit, and external synchronizing method, and external synchronizing circuit |
| US6104774A (en) * | 1996-10-30 | 2000-08-15 | Yokomizo; Akira | Digital wave shaping circuit, frequency multiplying circuit, and external synchronizing method, and external synchronizing circuit |
| US6130566A (en) * | 1996-10-30 | 2000-10-10 | Yokomizo; Akira | Digital wave shaping circuit, frequency multiplying circuit, and external synchronizing method, and external synchronizing circuit |
| WO1999057811A1 (en) * | 1998-05-05 | 1999-11-11 | Akira Yokomizo | Digital waveform shaping circuit, frequency multiplying circuit, external-synchronizing circuit, and external-synchronizing method |
| WO2014009819A1 (en) * | 2012-07-09 | 2014-01-16 | International Business Machines Corporation | Self-adjusting duty cycle tuner |
| US9484894B2 (en) | 2012-07-09 | 2016-11-01 | International Business Machines Corporation | Self-adjusting duty cycle tuner |
| US9484895B2 (en) | 2012-07-09 | 2016-11-01 | International Business Machines Corporation | Self-adjusting duty cycle tuner |
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