JPH028492B2 - - Google Patents
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- Publication number
- JPH028492B2 JPH028492B2 JP54098718A JP9871879A JPH028492B2 JP H028492 B2 JPH028492 B2 JP H028492B2 JP 54098718 A JP54098718 A JP 54098718A JP 9871879 A JP9871879 A JP 9871879A JP H028492 B2 JPH028492 B2 JP H028492B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- count
- value
- multiplied
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は周波数逓倍回路に係り、特に入力パル
スのｎ倍の出力パルスを発生する周波数逓倍回路
に関する。
スのｎ倍の出力パルスを発生する周波数逓倍回路
に関する。
第１図〜第４図により従来技術を説明する。
第１図は従来の周波数逓倍回路の一実施例のブ
ロツク図である。図において、１は高周波発振器
であり、入力パルスの周期を測定、及びダウンカ
ウンタの基準パルスを作成する、２は基準パルス
を逓倍数（ｎ）分の１に分周する分周回路、３は
入力パルスに同期したリセツトパルスにより計数
値を「０」にリセツトされ、分周回路の出力の１
パルス毎に１ずつカウントアツプし、入力パルス
の周期を計数するアツプカウンタ、４はリセツト
パルスの直前に発生するセツトパルスによりアツ
プカウンタ３のリセツトされる直前の値を記憶す
るレジスタ、５はレジスタ４に記憶された値がセ
ツトされ、発振器のパルスが１パルス発生する毎
に１ずつ減少し（カウントダウン）値が「０」と
なると出力を発生すると共に再びレジスタ４に記
憶した値がセツトされるダウンカウンタ、６は入
力パルスの立上り時セツトパルスを発生し一定時
間後リセツトパルスを発生するタイミング回路で
ある。
ロツク図である。図において、１は高周波発振器
であり、入力パルスの周期を測定、及びダウンカ
ウンタの基準パルスを作成する、２は基準パルス
を逓倍数（ｎ）分の１に分周する分周回路、３は
入力パルスに同期したリセツトパルスにより計数
値を「０」にリセツトされ、分周回路の出力の１
パルス毎に１ずつカウントアツプし、入力パルス
の周期を計数するアツプカウンタ、４はリセツト
パルスの直前に発生するセツトパルスによりアツ
プカウンタ３のリセツトされる直前の値を記憶す
るレジスタ、５はレジスタ４に記憶された値がセ
ツトされ、発振器のパルスが１パルス発生する毎
に１ずつ減少し（カウントダウン）値が「０」と
なると出力を発生すると共に再びレジスタ４に記
憶した値がセツトされるダウンカウンタ、６は入
力パルスの立上り時セツトパルスを発生し一定時
間後リセツトパルスを発生するタイミング回路で
ある。
第２図は第１図の全体の動作を示すタイムチヤ
ート図である。第２図により全体の動作を説明す
る。
ート図である。第２図により全体の動作を説明す
る。
高周波発振器出力は同図ａのように周期１／f0の
パルスとなる。分周回路２では１／f0の周期毎に計
数値をｂのように１ずつ増加し、計数値がｎとな
るると次の高周波発振器出力のパルスによりオー
バーフローしｃのような出力を発生すると共に計
数値は「０」となり、再び計数を始める。すなわ
ち、出力は１／ｎに分周されたパルスとなる。アツ プカウンタ３は入力パルスの立上り時リセツトさ
れ「０」となり、分周回路２の出力パルス毎に１
ずつ計数値をｅのように増加しD1あるいはD2，
D3等と計数する。再び入力パルスの立上り時
「０」にリセツトされる。リセツトされる直前の
値D1，D2，D3はｆのように次々にレジスタ４に
記憶される。
るると次の高周波発振器出力のパルスによりオー
バーフローしｃのような出力を発生すると共に計
数値は「０」となり、再び計数を始める。すなわ
ち、出力は１／ｎに分周されたパルスとなる。アツ プカウンタ３は入力パルスの立上り時リセツトさ
れ「０」となり、分周回路２の出力パルス毎に１
ずつ計数値をｅのように増加しD1あるいはD2，
D3等と計数する。再び入力パルスの立上り時
「０」にリセツトされる。リセツトされる直前の
値D1，D2，D3はｆのように次々にレジスタ４に
記憶される。
このD1，D2，D3は入力信号の発生時期（発生
周期）を示すデータである。計測周期の点でみれ
ばD1，D2，D3は入力パルスの発生周期１／fiをｎ／f0 の周期パルスで計測した値即ち１／fiをｎ／f0で除算し たときの商の値（ただし小数点以下は切捨てられ
る。ここで、小数点以下とは、１／fiがｎ／f0の整数倍 でない限り、必ず生じてくるものである。）であ
る。D1〜D3とf0，fi，ｎの関係は入力信号の周期
があまり変動しないとすれば D1≒D2 ≒D3 ≒f0／nfi ……(1) となる。
周期）を示すデータである。計測周期の点でみれ
ばD1，D2，D3は入力パルスの発生周期１／fiをｎ／f0 の周期パルスで計測した値即ち１／fiをｎ／f0で除算し たときの商の値（ただし小数点以下は切捨てられ
る。ここで、小数点以下とは、１／fiがｎ／f0の整数倍 でない限り、必ず生じてくるものである。）であ
る。D1〜D3とf0，fi，ｎの関係は入力信号の周期
があまり変動しないとすれば D1≒D2 ≒D3 ≒f0／nfi ……(1) となる。
記憶値D1〜D3はダウンカウンタ５にセツトさ
れ１／f0周期毎に値をｇ図のように１ずつ減少し、 値が「０」となるとｈのような出力パルスを自己
の出力端子に発生すると共に再びレジスタ４の値
がセツトされる。その結果ダウンカウンタ５の出
力は周期t1，t2，t3のパルスを出力する。t1，t2，
t3D1〜D3，f0，ｎ，fiの関係は t1＝D1／f0 t2＝D2／f0 t3＝D3／f0 ……(2) (1)、(2)式より t1≒t2 ≒t3 ≒f0／nfi・１／f0＝１／nfi ……(3) となる。すなわち、出力パルスの周波数は入力パ
ルスの周波数fiのｎ倍に逓倍される。
れ１／f0周期毎に値をｇ図のように１ずつ減少し、 値が「０」となるとｈのような出力パルスを自己
の出力端子に発生すると共に再びレジスタ４の値
がセツトされる。その結果ダウンカウンタ５の出
力は周期t1，t2，t3のパルスを出力する。t1，t2，
t3D1〜D3，f0，ｎ，fiの関係は t1＝D1／f0 t2＝D2／f0 t3＝D3／f0 ……(2) (1)、(2)式より t1≒t2 ≒t3 ≒f0／nfi・１／f0＝１／nfi ……(3) となる。すなわち、出力パルスの周波数は入力パ
ルスの周波数fiのｎ倍に逓倍される。
第３図において入力パルスの立上り時のアツプ
カウンタ３、レジスタ４のリセツト、及びセツト
の動作を説明する。第３図ｂのように入力パルス
が立上るとその立上り時、ｃのようなパルス巾
T1のパルスＳをタイミグ回路６は発生する。こ
のパルスはレジスタ４のセツト信号として使用し
レジスタにはｆのようにアツプカウンタ３の計数
値D2がセツト（記憶）される。セツト出力Ｓが
発生するとT2時間後パルス巾T3のパルスＲをタ
イミング回路は発生する。このパルスＲはアツプ
カウンタ３のリセツトパルスとして使用しアツプ
カウンタ３の計数値はｅのように「０」にリセツ
トされる。
カウンタ３、レジスタ４のリセツト、及びセツト
の動作を説明する。第３図ｂのように入力パルス
が立上るとその立上り時、ｃのようなパルス巾
T1のパルスＳをタイミグ回路６は発生する。こ
のパルスはレジスタ４のセツト信号として使用し
レジスタにはｆのようにアツプカウンタ３の計数
値D2がセツト（記憶）される。セツト出力Ｓが
発生するとT2時間後パルス巾T3のパルスＲをタ
イミング回路は発生する。このパルスＲはアツプ
カウンタ３のリセツトパルスとして使用しアツプ
カウンタ３の計数値はｅのように「０」にリセツ
トされる。
第２図の点線部Ａを拡大した図面たる第４図を
用いて従来技術の欠点を説明する。
用いて従来技術の欠点を説明する。
第４図ｂ，ｄのように入力パルスが分周回路２
の計数値がn1（ｎより小さな値）のとき立上つた
とする。この立上げとは新しく入力信号が入力し
たことを意味する。その時アツプカウンタの計数
値はD2とする。一方入力パルスの周期を測定す
ると同図ｅの点線のように本来は増加しなければ
ならないのでf0／nfiとなる。したがつて（f0／nfi− D2）の差分だけ出力パルスの周期が小さくなる。
周波数は高くなる。そのため、ダウンカウンタ５
の出力パルスの数は入力パルス数のｎ倍のパルス
でなく、ｎ＋Δn倍となつてしまうという欠点が
ある。
の計数値がn1（ｎより小さな値）のとき立上つた
とする。この立上げとは新しく入力信号が入力し
たことを意味する。その時アツプカウンタの計数
値はD2とする。一方入力パルスの周期を測定す
ると同図ｅの点線のように本来は増加しなければ
ならないのでf0／nfiとなる。したがつて（f0／nfi− D2）の差分だけ出力パルスの周期が小さくなる。
周波数は高くなる。そのため、ダウンカウンタ５
の出力パルスの数は入力パルス数のｎ倍のパルス
でなく、ｎ＋Δn倍となつてしまうという欠点が
ある。
この欠点は、自動パルス移相器の基準パルス作
成回路として使用すると、自動パルス移相器の出
力パルスの位相がずれることになる。また、周波
数あるいは速度検出用として使用すると検出値が
１サンプリング毎に変動することになる。
成回路として使用すると、自動パルス移相器の出
力パルスの位相がずれることになる。また、周波
数あるいは速度検出用として使用すると検出値が
１サンプリング毎に変動することになる。
本発明の目的は上記欠点のない入力パルス数の
ｎ倍のパルス数の出力パルスを発生する周波数逓
倍回路を提供することにある。
ｎ倍のパルス数の出力パルスを発生する周波数逓
倍回路を提供することにある。
本発明の考え方は以下の通りである。
入力信号立上つたときの、分周回路の計数値を
n1（n1＜ｎ）、アツプカウンタの計数値をD1（前記
D2に対応）とする。一方、n1ではなくｎであれ
ば、アツプカウンタの計数値はD1＋１になるは
ずである。n1に対して、D1だけでは前述の通り
周期が短すぎ、D1＋１だけでは周期が長すぎる
ことになる。そこで、このD1とD1＋１との間は
ｎカウントされるはずであり、且つ周期と周波数
とは逆比例の関係にあることから、このｎカウン
ト中に、D1を（ｎ−n1）回数、（D1＋１）をn1回
数配分させることとした。即ち、 D1＋n1／ｎ＝D1（ｎ−n1／ｎ）＋（D1＋１）n1／ｎ と表現できる。これにより、D1＋n1／ｎでセツトし たのと実質的に同じとなり、n1による誤差を実質
上なくすことができる。
n1（n1＜ｎ）、アツプカウンタの計数値をD1（前記
D2に対応）とする。一方、n1ではなくｎであれ
ば、アツプカウンタの計数値はD1＋１になるは
ずである。n1に対して、D1だけでは前述の通り
周期が短すぎ、D1＋１だけでは周期が長すぎる
ことになる。そこで、このD1とD1＋１との間は
ｎカウントされるはずであり、且つ周期と周波数
とは逆比例の関係にあることから、このｎカウン
ト中に、D1を（ｎ−n1）回数、（D1＋１）をn1回
数配分させることとした。即ち、 D1＋n1／ｎ＝D1（ｎ−n1／ｎ）＋（D1＋１）n1／ｎ と表現できる。これにより、D1＋n1／ｎでセツトし たのと実質的に同じとなり、n1による誤差を実質
上なくすことができる。
この考え方のもとに、本発明では０〜（ｎ−
n1）までの間にあつてはダウンカウンタのプリセ
ツト値としてD1をセツトし、（ｎ−n1＋１）〜ｎ
までは（D1＋１）をセツトせしめることとした。
n1）までの間にあつてはダウンカウンタのプリセ
ツト値としてD1をセツトし、（ｎ−n1＋１）〜ｎ
までは（D1＋１）をセツトせしめることとした。
実施例に従つて説明する。
第５図は本発明の一実施例を示すブロツク図で
あり、第６図はその動作説明図である。第５図に
おいて、入力信号たる被逓倍パルスは、タイミン
グ回路６に入力し、セツト（プリセツト）Ｓ倍リ
セツトＲのタイミング信号を発生する。具体的に
は、第３図に示す如きタイミングとなる。リセツ
ト付分周器７はパルス回路１の出力パルスを１／ｎ に分周する。更にに、この分周器７は、被逓倍パ
ルスの入力（開始）時毎にリセツトされる。
あり、第６図はその動作説明図である。第５図に
おいて、入力信号たる被逓倍パルスは、タイミン
グ回路６に入力し、セツト（プリセツト）Ｓ倍リ
セツトＲのタイミング信号を発生する。具体的に
は、第３図に示す如きタイミングとなる。リセツ
ト付分周器７はパルス回路１の出力パルスを１／ｎ に分周する。更にに、この分周器７は、被逓倍パ
ルスの入力（開始）時毎にリセツトされる。
アツプカウンタ３は、分周器７からの１／ｎ分周
出力を被逓倍パルスの１周期の間計数する。補正
回路８は、分周器７の計数値を被逓倍パルスの入
力時毎にプリセツトすると共に、該プリセツト値
が値ｎ以下の時のみダウンカウンタの逓倍パルス
出力（第２の計数アツプ信号）を計数する。そし
て、値ｎに達した時に補正回路８は出力パルス
（第１の計数アツプ信号）を発生しレジスタ９に
送る。
回路８は、分周器７の計数値を被逓倍パルスの入
力時毎にプリセツトすると共に、該プリセツト値
が値ｎ以下の時のみダウンカウンタの逓倍パルス
出力（第２の計数アツプ信号）を計数する。そし
て、値ｎに達した時に補正回路８は出力パルス
（第１の計数アツプ信号）を発生しレジスタ９に
送る。
アツプカウンタ付レジスタ９は被逓倍パルス入
力時毎にアツプカウンタ３の計数値をプリセツト
する。更に、このレジスタ９は上記補正回路８の
出力パルスをプリセツト値に計数積み上げる。
力時毎にアツプカウンタ３の計数値をプリセツト
する。更に、このレジスタ９は上記補正回路８の
出力パルスをプリセツト値に計数積み上げる。
ダウンカウンタ５は、自己の逓倍パルス出力発
生時毎にレジスタ９の計数値をプリセツトする。
そして、このプリセツト値に対して、パルス回路
１の出力パルスでダウン計数する。ゼロになつた
時に逓倍パルス５ａを発生する。この逓倍パルス
が求めるべき逓倍パルスとなる。
生時毎にレジスタ９の計数値をプリセツトする。
そして、このプリセツト値に対して、パルス回路
１の出力パルスでダウン計数する。ゼロになつた
時に逓倍パルス５ａを発生する。この逓倍パルス
が求めるべき逓倍パルスとなる。
更に第６図で動作を詳述する。
さて一定周期ではなく若干周期が変動し、入力
信号が分周器７の計数値がn1（但し、n1＜ｎ）の
とき立上つたとすると、従来例と同じくダウンカ
ウンタ５の逓倍出力は基準よりも短い周期（t10）
のパルスとなる（第６図）。
信号が分周器７の計数値がn1（但し、n1＜ｎ）の
とき立上つたとすると、従来例と同じくダウンカ
ウンタ５の逓倍出力は基準よりも短い周期（t10）
のパルスとなる（第６図）。
然るに、本実施例では、この短い周期（t10）
は次の新しい入力信号の入力まで続かずに（ｎ−
n1）まで終り、その後は長い周期（t11）がｎに
達するまで続く。補正回路８が働くためである。
は次の新しい入力信号の入力まで続かずに（ｎ−
n1）まで終り、その後は長い周期（t11）がｎに
達するまで続く。補正回路８が働くためである。
即ち、補正回路８は、分周器７の計数値n1をプ
リセツトするが、n1＜ｎの故に、補正回路８は、
更に（ｎ−n1）個のダウンカウンタ５からの逓倍
出力パルスを計数アツプし、ｎカウントした時点
で第６図ｆに示す如き＋１計数アツプ信号出力す
る。これを受けてレジスタ９は、D1に＋１を加
算してD1＋１の計数値を得る。以後においては
D1＋１に対応する逓倍パルスがダウンカウンタ
５から発生する（第６図ｈ，ｉ）。このD1＋１は
D1に比して大きな値である故に、逓倍パルス自
体も長い周期（t11）となる。
リセツトするが、n1＜ｎの故に、補正回路８は、
更に（ｎ−n1）個のダウンカウンタ５からの逓倍
出力パルスを計数アツプし、ｎカウントした時点
で第６図ｆに示す如き＋１計数アツプ信号出力す
る。これを受けてレジスタ９は、D1に＋１を加
算してD1＋１の計数値を得る。以後においては
D1＋１に対応する逓倍パルスがダウンカウンタ
５から発生する（第６図ｈ，ｉ）。このD1＋１は
D1に比して大きな値である故に、逓倍パルス自
体も長い周期（t11）となる。
かくして、新しい入力信号がきてから次の新し
い入力信号がくるまでの周期をt0とすると、この
t0は、t10とt11とをそれぞれ（ｎ−n1）とn1との逆
比例関係をもつて混合したものとなり、 t0＝t10×（ｎ−n1）＋t11×n1 ＝D1／f0×（ｎ−n1）＋D1＋１／f0×n1 ＝１／f0・ｎ・（D1＋n1／ｎ） ……(4) となる。一方D1＋n1／ｎは D1＋n1／ｎ＝f0／fin ……(5) となる。このため(4)式は t0＝１／f0・ｎ・（f0／fin） ＝１／fi ……(6) となる。すなわち０〜ｎ個の出力パルスが発生す
る周期は入力パルスの周期１／fiとなる。いいかえ ると入力パルス１個に対して出力パルスは実質上
ｎ個発生することになる。
い入力信号がくるまでの周期をt0とすると、この
t0は、t10とt11とをそれぞれ（ｎ−n1）とn1との逆
比例関係をもつて混合したものとなり、 t0＝t10×（ｎ−n1）＋t11×n1 ＝D1／f0×（ｎ−n1）＋D1＋１／f0×n1 ＝１／f0・ｎ・（D1＋n1／ｎ） ……(4) となる。一方D1＋n1／ｎは D1＋n1／ｎ＝f0／fin ……(5) となる。このため(4)式は t0＝１／f0・ｎ・（f0／fin） ＝１／fi ……(6) となる。すなわち０〜ｎ個の出力パルスが発生す
る周期は入力パルスの周期１／fiとなる。いいかえ ると入力パルス１個に対して出力パルスは実質上
ｎ個発生することになる。
したがつて、本発明により入力パルス数のｎ倍
のパルス数の出力を発生することができる。
のパルス数の出力を発生することができる。
以上説明したように、本発明によれば入力パル
スの逓倍を精度良く行える。
スの逓倍を精度良く行える。
第１図は従来例のブロツク図、第２図は従来例
の全体動作図、第３図はタイミング回路の詳細な
タイミングを説明する動作図、第４図は従来例の
欠点を説明する動作図、第５図は本発明の一実施
例を示すブロツク図、第６図は本発明の動作説明
図である。 １……高周波発振器、２……分周回路、３……
アツプカウンタ、４……レジスタ、５……ダウン
カウンタ、６……タイミング回路、７……リセツ
ト付分周器、８……補正回路、９……アツプカウ
ンタ付レジスタ。
の全体動作図、第３図はタイミング回路の詳細な
タイミングを説明する動作図、第４図は従来例の
欠点を説明する動作図、第５図は本発明の一実施
例を示すブロツク図、第６図は本発明の動作説明
図である。 １……高周波発振器、２……分周回路、３……
アツプカウンタ、４……レジスタ、５……ダウン
カウンタ、６……タイミング回路、７……リセツ
ト付分周器、８……補正回路、９……アツプカウ
ンタ付レジスタ。
Claims (1)
- 【特許請求の範囲】 １ 一定周波数のパルスを出力するパルス回路
と、上記パルス回路の出力パルスを1/nにして分
周出力を発生すると共に被逓倍パルスの入力時毎
にリセツトされる第１のカウント手段と、 該第１のカウント手段の分周出力パルスを被逓
倍パルスの１周期の間計数する第２のカウント手
段と、 被逓倍パルスの１周期毎にその被逓倍パルス入
力時の第２のカウント手段の計数値をプリセツト
すると共に、第１の計数アツプ信号を入力しプリ
セツト値に計数積み上げる第３のカウント手段
と、 上記第１のカウント手段の計数値を被逓倍パル
ス入力時毎にプリセツトすると共に、該プリセツ
ト値が値ｎ以下の時のみ第２の計数アツプ信号を
入力しプリセツト値に計数積み上げ、該計数値が
値ｎに達した時に出力パルスを発生し該出力パル
スを上記第１の計数アツプ信号として提供する補
正手段と、 上記第３のカウント手段の計数値を自己の逓倍
パルス発生時毎にプリセツトすると共に、上記パ
ルス回路の出力パルスを計数ダウン信号として入
力し上記プリセツト値からダウン計数し、該計数
がプリセツト値計数終了時に逓倍パルスを発生
し、該逓倍パルスを上記第２の計数アツプ信号と
して出力すると共に逓倍パルスとして外部に出力
する第４のカウント手段と、 より成る周波数逓倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9871879A JPS5623024A (en) | 1979-08-03 | 1979-08-03 | Frequency multiplication circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9871879A JPS5623024A (en) | 1979-08-03 | 1979-08-03 | Frequency multiplication circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5623024A JPS5623024A (en) | 1981-03-04 |
| JPH028492B2 true JPH028492B2 (ja) | 1990-02-26 |
Family
ID=14227294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9871879A Granted JPS5623024A (en) | 1979-08-03 | 1979-08-03 | Frequency multiplication circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5623024A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58101907U (ja) * | 1981-12-30 | 1983-07-11 | 大和ハウス工業株式会社 | 間仕切 |
| JPS60201719A (ja) * | 1984-03-27 | 1985-10-12 | Oval Eng Co Ltd | 周波数逓倍回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52122733A (en) * | 1976-04-07 | 1977-10-15 | Toshiba Corp | Pulse line converter |
-
1979
- 1979-08-03 JP JP9871879A patent/JPS5623024A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5623024A (en) | 1981-03-04 |
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