JPH0512368A - 論理シミユレーシヨン方式 - Google Patents
論理シミユレーシヨン方式Info
- Publication number
- JPH0512368A JPH0512368A JP3163224A JP16322491A JPH0512368A JP H0512368 A JPH0512368 A JP H0512368A JP 3163224 A JP3163224 A JP 3163224A JP 16322491 A JP16322491 A JP 16322491A JP H0512368 A JPH0512368 A JP H0512368A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input pattern
- simulation
- information
- expected value
- Prior art date
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- Pending
Links
- 238000004088 simulation Methods 0.000 title claims abstract description 31
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 9
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 期待値シミュレーション後、不一致の原因と
なる回路部分に関し、全条件を網羅するパタンを用いて
再シミュレーションを行い、不一致の原因となる回路部
分の全状態値を出力することにより、回路の解析のため
に必要な全情報を得る。 【構成】 シミュレーション部は入力パタンＡ６を用い
て回路記述５についてシミュレーションを行い、期待値
７との不一致情報８を出力する。ファイントレース部２
は不一致情報８を用いて回路記述５についてファイント
レースを行い、入力端子情報９を出力する。入力パタン
発生部３は入力端子情報９を用いて不一致の原因となる
回路部分に関し、全条件を網羅する入力パタンＢ１０を
作成する。再シミュレーション部４は入力パタン１０を
用いて回路記述５について再シミュレーションを行い、
全状態値１１を出力する。
なる回路部分に関し、全条件を網羅するパタンを用いて
再シミュレーションを行い、不一致の原因となる回路部
分の全状態値を出力することにより、回路の解析のため
に必要な全情報を得る。 【構成】 シミュレーション部は入力パタンＡ６を用い
て回路記述５についてシミュレーションを行い、期待値
７との不一致情報８を出力する。ファイントレース部２
は不一致情報８を用いて回路記述５についてファイント
レースを行い、入力端子情報９を出力する。入力パタン
発生部３は入力端子情報９を用いて不一致の原因となる
回路部分に関し、全条件を網羅する入力パタンＢ１０を
作成する。再シミュレーション部４は入力パタン１０を
用いて回路記述５について再シミュレーションを行い、
全状態値１１を出力する。
Description
【０００１】
【産業上の利用分野】本発明は論理シミュレーション方
式に関し、特に、大規模論理回路に対する論理シミュレ
ーション方式に関する。
式に関し、特に、大規模論理回路に対する論理シミュレ
ーション方式に関する。
【０００２】
【従来の技術】従来の論理シミュレーション方式では、
設定された入力パタンに関してシミュレーションを行う
のみであった。
設定された入力パタンに関してシミュレーションを行う
のみであった。
【０００３】
【発明が解決しようとする課題】上述しら従来の論理シ
ミュレーション方式では、期待値との不一致の原因の解
析に必要な全情報を得ることができないため、回路の解
析に多大な工数を費やしていた。
ミュレーション方式では、期待値との不一致の原因の解
析に必要な全情報を得ることができないため、回路の解
析に多大な工数を費やしていた。
【０００４】
【課題を解決するための手段】本発明の論理シミュレー
ション方式は、回路記述について第１の入力パタンとそ
の期待値とを用いてシミュレーションおよび期待値照合
を行い、不一致情報を出力するシミュレーション部と、
このシミュレーション部が出力する前記不一致情報と前
記回路記述とを基に、ファイントレースを行い入力端子
情報を出力するファイントレース部と、このファイント
レース部が出力する前記入力端子情報を基に、不一致の
原因となる回路部分に関し全条件を網羅する第２の入力
パタンを作成する入力パタン作成部と、作成された前記
第２の入力パタンを用いて再度シミュレーションを行
い、前記不一致の原因となる回路部分に関し全状態値を
出力する再シミュレーション部とを備えて構成される。
ション方式は、回路記述について第１の入力パタンとそ
の期待値とを用いてシミュレーションおよび期待値照合
を行い、不一致情報を出力するシミュレーション部と、
このシミュレーション部が出力する前記不一致情報と前
記回路記述とを基に、ファイントレースを行い入力端子
情報を出力するファイントレース部と、このファイント
レース部が出力する前記入力端子情報を基に、不一致の
原因となる回路部分に関し全条件を網羅する第２の入力
パタンを作成する入力パタン作成部と、作成された前記
第２の入力パタンを用いて再度シミュレーションを行
い、前記不一致の原因となる回路部分に関し全状態値を
出力する再シミュレーション部とを備えて構成される。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例を示すブロック図
である。
である。
【０００７】本実施例はシミュレーション部１，ファイ
ントレース部２，入力パタン発生部３及び再シミュレー
ション部４より構成される。
ントレース部２，入力パタン発生部３及び再シミュレー
ション部４より構成される。
【０００８】シミュレーション部１は、入力パタンＡ６
を用いて回路記述５についてシミュレーションを行い、
期待値７との不一致情報８を出力する。ファイントレー
ス部２は、不一致情報７を用いて、回路記述５について
ファイントレースを行い、入力端子情報９を出力する。
入力パタン発生部３は、入力端子情報９を用いて不一致
の原因となる回路部分に関し、入力パタンＢ１０を作成
する。再シミュレーション部４は、入力パタンＢ１０を
用いて回路記述５について再シミュレーションを行い、
全状態値１１を出力する。
を用いて回路記述５についてシミュレーションを行い、
期待値７との不一致情報８を出力する。ファイントレー
ス部２は、不一致情報７を用いて、回路記述５について
ファイントレースを行い、入力端子情報９を出力する。
入力パタン発生部３は、入力端子情報９を用いて不一致
の原因となる回路部分に関し、入力パタンＢ１０を作成
する。再シミュレーション部４は、入力パタンＢ１０を
用いて回路記述５について再シミュレーションを行い、
全状態値１１を出力する。
【０００９】続いて、本実施例における処理について説
明する。
明する。
【００１０】図２〜図８は、図１の主要部の具体的な例
を示す図であって、図２は回路記述５、図３は入力パタ
ンＡ６、図４は期待値７、図５は不一致情報８、図６は
入力端子情報９、図７は入力パタンＢ１０、図８は全状
態値１１の一例をそれぞれ示す図である。
を示す図であって、図２は回路記述５、図３は入力パタ
ンＡ６、図４は期待値７、図５は不一致情報８、図６は
入力端子情報９、図７は入力パタンＢ１０、図８は全状
態値１１の一例をそれぞれ示す図である。
【００１１】まず、シミュレーション部１は、入力パタ
ンＡ６（図３参照）を用いて回路記述５（図２参照）に
ついてシミュレーションを行い、期待値７（図４参照）
との比較を行う。ここで、ＯＵＴ２に関しては、期待値
（ＯＵＴ２＝０，１，０）に対し、シミュレーション結
果（ＯＵＴ２＝０，１，０）となり、一致する。しか
し、ＯＵＴ１に関しては、期待値（ＯＵＴ１＝０，０，
０）に対し、シミュレーション結果（ＯＵＴ１＝０，
１，０）となり、不一致となる。その結果、不一致情報
８（図５参照）としてＯＵＴ１を出力する。
ンＡ６（図３参照）を用いて回路記述５（図２参照）に
ついてシミュレーションを行い、期待値７（図４参照）
との比較を行う。ここで、ＯＵＴ２に関しては、期待値
（ＯＵＴ２＝０，１，０）に対し、シミュレーション結
果（ＯＵＴ２＝０，１，０）となり、一致する。しか
し、ＯＵＴ１に関しては、期待値（ＯＵＴ１＝０，０，
０）に対し、シミュレーション結果（ＯＵＴ１＝０，
１，０）となり、不一致となる。その結果、不一致情報
８（図５参照）としてＯＵＴ１を出力する。
【００１２】ファイントレース部２は、不一致情報８を
用いて回路記述５についてファイントレースを行い、入
力端子情報９（図６参照）として、不一致の原因となる
回路部分の全ての入力端子（ＩＮ１，ＩＮ２，ＩＮ３）
を出力する。
用いて回路記述５についてファイントレースを行い、入
力端子情報９（図６参照）として、不一致の原因となる
回路部分の全ての入力端子（ＩＮ１，ＩＮ２，ＩＮ３）
を出力する。
【００１３】入力パタン発生部３は、入力端子情報９を
用いて不一致の原因となる回路部分に関し、全条件を網
羅する入力パタンＢ１０（図７参照）を作成する。
用いて不一致の原因となる回路部分に関し、全条件を網
羅する入力パタンＢ１０（図７参照）を作成する。
【００１４】再シミュレーション部４は、入力パタンＢ
１０を用いて回路記述５について再シミュレーションを
行い、不一致の原因となる回路部分に関し全状態値１１
（図８参照）を出力する。
１０を用いて回路記述５について再シミュレーションを
行い、不一致の原因となる回路部分に関し全状態値１１
（図８参照）を出力する。
【００１５】
【発明の効果】以上説明したように本発明は、不一致の
原因となる回路部分に関し、全条件を網羅するパタンを
用いて再シミュレーションを行い、不一致の原因となる
回路部分の全状態値を出力することにより、回路の解析
に必要な全情報を得られるため、工数が大幅に削減でき
るという効果がある。
原因となる回路部分に関し、全条件を網羅するパタンを
用いて再シミュレーションを行い、不一致の原因となる
回路部分の全状態値を出力することにより、回路の解析
に必要な全情報を得られるため、工数が大幅に削減でき
るという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の回路記述５の一例を示す図である。
【図３】図１の入力パタンＡ６の一例を示す図である。
【図４】図１の期待値７の一例を示す図である。
【図５】図１の不一致情報８の一例を示す図である。
【図６】図１の入力端子情報９の一例を示す図である。
【図７】図１の入力パタンＢ１０の一例を示す図であ
る。
る。
【図８】図１の全状態値１１の一例を示す図である。
１ シミュレーション部 ２ ファイントレース部 ３ 入力パタン部 ４ 再シミュレーション部 ５ 回路記述 ６ 入力パタンＡ ７ 期待値 ８ 不一致情報 ９ 入力端子情報 １０ 入力パタンＢ １１ 全状態値 ＩＮ１〜ＩＮ５ 入力端子 ＯＵＴ１，ＯＵＴ２ 出力端子
Claims (1)
- 【特許請求の範囲】 【請求項１】 回路記述について第１の入力パタンとそ
の期待値とを用いてシミュレーションおよび期待値照合
を行い、不一致情報を出力するシミュレーション部と、
このシミュレーション部が出力する前記不一致情報と前
記回路記述とを基に、ファイントレースを行い入力端子
情報を出力するファイントレース部と、このファイント
レース部が出力する前記入力端子情報を基に、不一致の
原因となる回路部分に関し全条件を網羅する第２の入力
パタンを作成する入力パタン作成部と、作成された前記
第２の入力パタンを用いて再度シミュレーションを行
い、前記不一致の原因となる回路部分に関し全状態値を
出力する再シミュレーション部とを備えることを特徴と
する論理シミュレーション方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163224A JPH0512368A (ja) | 1991-07-04 | 1991-07-04 | 論理シミユレーシヨン方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163224A JPH0512368A (ja) | 1991-07-04 | 1991-07-04 | 論理シミユレーシヨン方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512368A true JPH0512368A (ja) | 1993-01-22 |
Family
ID=15769680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3163224A Pending JPH0512368A (ja) | 1991-07-04 | 1991-07-04 | 論理シミユレーシヨン方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512368A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828673A (en) * | 1996-06-28 | 1998-10-27 | Mitsubishi Electric Semiconductor Software Co., Ltd. | Logical check apparatus and method for semiconductor circuits and storage medium storing logical check program for semiconductor circuits |
-
1991
- 1991-07-04 JP JP3163224A patent/JPH0512368A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828673A (en) * | 1996-06-28 | 1998-10-27 | Mitsubishi Electric Semiconductor Software Co., Ltd. | Logical check apparatus and method for semiconductor circuits and storage medium storing logical check program for semiconductor circuits |
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